面向高速PAM4有线收发机的自适应和低复杂度最大似然序列检测器

作     者：许超龙 赖明澈 吕方旭 王强 齐星云 罗章 李世杰 张庚 Xu Chaolong;Lai Mingche;Lyu Fangxu;Wang Qiang;Qi Xingyun;Luo Zhang;Li Shijie;Zhang Geng

作者机构：国防科技大学计算机学院长沙410000 

出 版 物：《计算机辅助设计与图形学学报》 (Journal of Computer-Aided Design & Computer Graphics)

年 卷 期：2024年第36卷第3期

页      面：452-463页

核心收录：

学科分类：08[工学] 080203[工学-机械设计及理论] 0802[工学-机械工程] 

基　　金：国家重点研发计划(2021YFB2206600) 

主　　题：4电平调制 串化器/解串器 最大似然序列检测 Viterbi算法 迫零算法 现场可编程门阵列 

摘      要：高速串行收发机是中央处理器、网卡和交换机等高性能芯片的关键部件.判决反馈均衡器(decision feedback equalization,DFE)是高速串行收发机的主要判决电路.针对传统DFE在高码间干扰(intersymbol interference,ISI)信道下的高误码率制约串行收发机速率提升的问题,提出一种面向4电平调制(4 pulse amplitude modulation,PAM4)串行收发机的自适应、低复杂度的减状态序列检测器(adaptive reduced-state sequence detector,ARSSD).ARSSD基于最大似然序列检测结构降低检测误码率;结合Viterbi算法和分区算法降低运算复杂度;采用基于迫零算法的ISI参数获取方式实现检测器参数的自适应更新.所提结构最终完成了行为仿真、电路设计以及系统验证.基于模拟前端芯片和现场可编程门阵列电路的实验结果表明,与传统DFE相比,当12~64 Gbps PAM4信号经过−8~−18 dB@16 GHz衰减信道时,32×4路并行ARSSD检测误码率降低2个数量级,与行为仿真结果一致.