一种带有错误抑制机制的低复杂度Turbo乘积码译码器

作     者：巩克现 闫瑾 刘宏华 王玮 GONG Kexian;YAN Jin;LIU Honghua;WANG Wei

作者机构：郑州大学电气与信息工程学院郑州450001 中国电子科技集团公司第二十七研究所郑州450047 

出 版 物：《电讯技术》 (Telecommunication Engineering)

年 卷 期：2025年第65卷第1期

页      面：74-80页

学科分类：07[理学] 08[工学] 070104[理学-应用数学] 081101[工学-控制理论与控制工程] 0701[理学-数学] 0811[工学-控制科学与工程] 

基　　金：国家重点研发计划(2019QY0302) 国家自然科学基金资助项目(61901417) 

主　　题：Turbo乘积码 软判决译码 低复杂度 低时延 

摘      要：针对Turbo乘积码(Turbo Product Code,TPC)迭代译码过程中的错误传播问题,设计了一种极低复杂度的错误抑制机制,对错误定位精准且简单高效,可有效降低迭代初期的不可靠外信息对误码率(Bit Error Rate,BER)性能的负面影响。所提译码算法的迭代收敛速度较经典的Chase算法优势明显,在第3次迭代时,其误码率曲线基本和Chase算法4次迭代的性能持平,在同等性能下可降低25%译码时延。同时,在现场可编程门阵列(Field Programmable Gate Array,FPGA)中设计了一种软输入软输出(Soft-Input Soft-Output,SISO)译码器,通过将测试序列生成模块与校验子计算模块、欧氏距离计算模块并行化设计获得了较低的译码时延,利用递归运算极大降低了算术复杂度,在与Xilinx官方的TPC译码IP核吞吐量相当的情况下消耗更少的硬件资源。