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层次化结构的FPGA装箱算法
A Packing Algorithm for Hierarchical FPGA作者机构：复旦大学专用集成电路与系统国家重点实验室上海201203
出 版 物：《复旦学报（自然科学版）》 (Journal of Fudan University：Natural Science)
年 卷 期：2007年第46卷第1期
页 面：59-64页
核心收录：
学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学]
基 金：上海市应用材料科技合作共同计划资助项目(AM0406)
主 题：现场可编程逻辑门阵列 层次化 装箱 布通率
摘 要：新型的现场可编程逻辑门阵列(FPGA)一般采用层次化结构,这种结构有利于提高资源利用率和布通率,与平面结构相比,层次化的设计流程需要进行基本逻辑单元LE的装箱(packing)操作.提出了一种新的FP-GA装箱算法,可以减少装箱后可配置逻辑单元(CLB)外部的线网数,进而达到减少布线所需的通道数.该算法与以前的算法相比,线网数减少25%以上,布线通道数减少9.9%以上.算法的时间复杂度仍然是线性的.
