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TLP应力下深亚微米GGNMOSFET特性的仿真
A Characterization Simulation of a Deep Sub-Micron GGNMOSFET Under TLP Stress作者机构：西安电子科技大学微电子学院宽禁带半导体材料与器件教育部重点实验室西安710071
出 版 物：《Journal of Semiconductors》 (半导体学报（英文版）)
年 卷 期：2005年第26卷第10期
页 面：1968-1974页
核心收录：
学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 080501[工学-材料物理与化学] 0805[工学-材料科学与工程（可授工学、理学学位）] 080502[工学-材料学]
基 金：国家自然科学基金(批准号:60376024) 国家高技术研究发展计划(批准号:2003AA1Z1630)资助项目
摘 要：对TLP(传输线脉冲)应力下深亚微米GGNMOS器件的特性和失效机理进行了仿真研究.分析表明,在TLP应力下,栅串接电阻减小了保护结构漏端的峰值电压;栅漏交迭区电容的存在使得脉冲上升沿加强了栅漏交叠区的电场,栅氧化层电场随着TLP应力的上升沿减小而不断增大,这会导致栅氧化层的提前击穿.仿真显示,栅漏交迭区的电容和栅串接电阻对GGNMOS保护器件的开启特性和ESD耐压的影响是巨大的.该工作为以后的TLP测试和标准化提供了依据和参考.
