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用于RTL设计验证的静态错误检测方法
Static Error Detection Method for RTL Design Verification作者机构：湘潭大学信息工程学院湖南湘潭411105 中国科学院计算技术研究所计算机系统结构重点实验室北京100190 北京控制工程研究所北京100190
出 版 物：《计算机工程》 (Computer Engineering)
年 卷 期：2011年第37卷第12期
页 面：279-281,284页
核心收录：
学科分类：08[工学] 080402[工学-测试计量技术及仪器] 0804[工学-仪器科学与技术]
基 金：国家自然科学基金资助项目(60906013 60776031 60633060)
主 题：静态分析 静态检测 设计验证 寄存器传输级 状态机死锁
摘 要：为快速有效地对集成电路设计中潜在的常见错误进行检测,提出一种基于静态分析的错误检测方法。该方法可以自动地提取待测寄存器传输级(RTL)设计的行为信息,检测出设计中常见的错误,如状态机死锁、管脚配置错误。实验结果表明,静态检测相对于其他验证方法自动化程度高、检测速度快、检测准确度高、检测代码可重用,可以在模拟之前发现设计中的错误。
