基于FPGA的低硬件复杂度的极化码编码实现方案

作     者：周秉毅 陈紫强 谢跃雷 黄志成 ZHOU Bingyi;CHEN Ziqiang;XIE Yuelei;HUANG zhicheng

作者机构：桂林电子科技大学认知无线电与信息处理省部共建教育部重点实验室广西桂林541004 

出 版 物：《桂林电子科技大学学报》 (Journal of Guilin University of Electronic Technology)

年 卷 期：2018年第38卷第6期

页      面：448-452页

学科分类：07[理学] 08[工学] 070104[理学-应用数学] 081101[工学-控制理论与控制工程] 0701[理学-数学] 0811[工学-控制科学与工程] 

基　　金：国家自然科学基金(61461015) 桂林电子科技大学研究生教育创新计划(2017YJCX24) 

主　　题：极化码编码 克罗内克积 FPGA 面积优化 

摘      要：为了降低极化码编码硬件电路的成本并提高编码结构的灵活性,从面积优化的角度,提出了一种基于FPGA的低硬件复杂度的极化码编码实现方案。采用复用结构替换极化码编码中硬件复杂度较高的直接并行克罗内克积运算结构,并将其封装成可以实现任意维数克罗内克积运算的IP核。实验结果表明,当基矩阵为2阶时,实现最小运算单元所需的寄存器数量降低至原来的1/4,整体硬件复杂度降低至与码长呈线性关系的复杂度。