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准循环LDPC码的半并行译码器设计
Design of Semi-Parallel Decoder for Quasi-Cyclic LDPC Codes作者机构：清华大学数字电视技术研究中心北京100084
出 版 物：《电视技术》 (Video Engineering)
年 卷 期：2006年第30卷第2期
页 面：24-26页
学科分类：0810[工学-信息与通信工程] 08[工学] 081002[工学-信号与信息处理]
摘 要：利用准循环LDPC码的结构特点,使用半并行结构的译码器可以实现复杂度和译码速率的有效折中。提出了一种半并行结构的实现方法,并通过FPGA上的实现验证了性能。
