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无失真并行数据压缩的脉动阵列ASIC设计
A Systolic ASIC Scheme for Undistorted Parallel Data Compression作者机构：华东理工大学计算机科学与工程系上海200237 清华大学智能技术和系统国家重点实验室北京100084
出 版 物：《电子学报》 (Acta Electronica Sinica)
年 卷 期：2000年第28卷第9期
页 面：135-136页
核心收录：
学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学]
基 金：973国家重点基础研究规划项目基金!(No .G1 9990 32 70 7) 国家自然科学基金!(No .697730 37)
摘 要：本文提出适用于无失真并行数据压缩的超大规模ASIC的逻辑电路设计 .与其他传统的串行或小规模并行无失真数据压缩的硬件或软件方法相比 ,本文的Systolic阵列结构有更好的并行性、实时性和普适性 .对ASIC的时序和功能进行的模拟验证 ,证明了逻辑和电路设计的正确性和有效性 .
