基于比较器亚稳态抑制技术的8位320 MS/s SAR ADC

作     者：王文捷 邱盛 徐代果 WANG Wenjie;QIU Sheng;XU Daiguo

作者机构：中国电子科技集团公司第二十四研究所重庆400060 模拟集成电路国家重点实验室重庆400060 

出 版 物：《微电子学》 (Microelectronics)

年 卷 期：2019年第49卷第2期

页      面：153-158,167页

学科分类：080902[工学-电路与系统] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 

基　　金：模拟集成电路国家重点实验室基金资助项目(614280205020417) 

主　　题：逐次逼近型模数转换器 比较器亚稳态抑制技术 转换时间复用技术 

摘      要：提出一种比较器亚稳态抑制技术,并将其应用于一个8位320 MS/s的逐次逼近型模数转换器(SAR ADC)。该技术抑制了比较器在高速工作情况下可能出现的亚稳态现象,从而降低了比较器出现错误结果的概率。同时,提出一种转换时间复用技术,使ADC能在转换与采样模式之间快速切换。与传统技术相比,随着工艺角、电源电压和温度(PVT)的变化,ADC的采样时间会被最大化。基于65 nm CMOS工艺,设计了一种8位320 MS/s SAR ADC。芯片测试结果表明,在1 V电源电压下,功耗为1 mW,信号噪声失真比(SNDR)43 dB,无杂散动态范围(SFDR)53.3 dB。SAR ADC核的芯片面积为0.021 mm^2,在Nyquist采样率下,优值为29 fJ/step。