重模多项式乘法在FPGA上的实现

作     者：胡波 赵红芳 冯春雨 王怀瑞 Hu Bo;Zhao Hongfang;Feng Chunyu;Wang Huairui

作者机构：河北省科学院应用数学研究所石家庄050081 河北省数学研究中心石家庄050081 河北省科学院石家庄050081 石家庄开发区冀科双实科技有限公司石家庄050081 

出 版 物：《东南大学学报（自然科学版）》 (Journal of Southeast University：Natural Science Edition)

年 卷 期：2010年第40卷第A02期

页      面：318-322页

核心收录：

学科分类：081406[工学-桥梁与隧道工程] 08[工学] 0814[工学-土木工程] 082301[工学-道路与铁道工程] 0823[工学-交通运输工程] 

基　　金：河北省自然科学基金数学研究专项资助项目(08M009) 

主　　题：重模多项式剩余类环 FPGA 集成电路 

摘      要：为降低基于重模多项式剩余类环矩阵的密码算法中乘法运算占用的硬件资源量,提出了一种剩余类环上乘法的流水线实现方法.该方法选用数模为216,多项式模为4次首一多项式的重模多项式剩余类环,对流水线设计进行了数学推导,给出了重模多项式剩余类环上可综合乘法模块和不可综合测试模块的Verilog HDL代码,并利用ModelSim软件进行仿真测试.测试结果表明,此方法不仅能够提高乘法运算的速度,而且将16位乘法器的数目从28个降到8个,大大降低了硬件资源消耗量,使得重模多项式剩余类环上矩阵乘法在一般的硬件电路中得以实现,为该类密码算法的推广和应用奠定了基础.