高速串行接口时钟数据恢复电路设计

作     者：王锋 

作者单位：电子科技大学 

学位级别：硕士

导师姓名：刘洋

授予年度：2019年

学科分类：080902[工学-电路与系统] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 

主      题：高速串行接口 时钟数据恢复电路 Simulink 噪声 

摘      要：信息化社会的到来给数据传输接口提出了新的挑战,高速的信息交流必然要求传输接口在短时间内进行大量的数据交换。传统的并行接口随着数据率的不断提高,暴露出了一些显著的缺点,传输同步时钟不仅需要占用额外的信道资源而且各路高速数据之间还会产生严重的串扰。在这种情况下,串行接口脱颖而出,一举解决了时钟歪斜以及信号串扰等多项问题。但是,当数据率高到无法忽视接口本身的寄生参数带来的影响时,串行接口传输速度也达到了瓶颈。在接口内部加入时钟数据恢复电路对输入数据进行预处理的高速串行接口逐渐取代普通串行接口成为新时代的主流,例如目前使用最多的USB和PCI-E接口。本文采用GF0.18μm ULL CMOS工艺设计了一款适用于高速串行接口的时钟数据恢复电路。基于锁相环(Phase Lock Loop,PLL)的双环路时钟数据恢复电路不仅无需额外的参考时钟,降低了高速串行接口的使用成本,而且双环路结构还有效的解决了相位噪声和锁定速度相矛盾的问题。工作在双边沿采样模式下的半速率鉴相器能够准确识别半速率时钟与输入数据之间的相位差,降低了整体电路的工作频率,大幅度减小了电路的功耗。半速率数字自动调相式鉴频器能够及时捕捉本地时钟与输入数据的频率差,增大了整个环路的频率捕获范围。四级差分环形压控振荡器不仅具有集成度高、频率调节范围大等优点,而且可以直接提供鉴频器所需要的四路相位差为45°的时钟信号。电荷泵设计采用全差分结构,配合差分压控振荡器和三阶无源环路滤波器可以很好的抑制环境噪声对恢复数据的影响。整体电路设计分为Simulink建模、噪声分析以及晶体管级电路设计三个阶段。其中,Simulink建模阶段通过对环路和各模块进行系统级建模分析,得到合适的环路参数;噪声分析阶段主要基于Leeson模型和Razavi模型从理论的角度分析噪声来源,指导电路设计;晶体管级电路设计阶段则使用Virtuoso、Spectre等EDA工具进行电路原理图、版图的设计和仿真。仿真结果显示,在1.8V供电条件下,电路最高可以稳定的恢复出2.5Gbps伪随机数据和1.25GHz本地采样时钟。输出数据的抖动大约23ps,输出时钟的相位噪声为-112.3dBc/Hz@1MHz。整体电路功耗约为158mW,版图面积为460μm×530μm。