一种应用于准谐振反激式Ac-DC变换器的谷底检测电路的设计

作     者：朱铭强 

作者单位：东南大学 

学位级别：硕士

导师姓名：常昌远;李祖华

授予年度：2014年

学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 

主      题：AC-DC反激式变换器 准谐振技术 谷底检测 零比延迟 电路设计 

摘      要：随着超大规模集成电路的快速发展，小型化、高功率的电源系统得以实现，它提出了更高功率密度、更轻便的要求，同时电源系统效率的基本标准已经达到80％以上。由于开关的高频化使得现在的一些AC-DC电源系统中存在较高的损耗，为了最大限度地减少开关损耗带来的负面影响，在AC-DC电源芯片中采用准谐振技术很有必要。\n 为了应对能效标准的挑战，增加AC-DC电源系统的效率，本文在调研大量文献的前提下，采用准谐振技术设计了一种AC-DC反激式变换器。首先详细分析了准谐振AC-DC反激式变换器单个周期内的工作情况，给出了开关损耗的表达式，利用各个时间段的等效电路，量化了电路中各个重要节点的工作状态。然后结合AC-DC反激式变换器的特点，根据准谐振的产生特点，对比了三种可行的准谐振谷底检测方法，分别为电容电阻充电式检测、单电容充放电检测和零比延迟检测。其中零比延迟检测没有电阻电容，受工作环境影响小，具有良好的适应性，同时精确度较高，响应快速，设计复杂度低，故选用零比延迟检测用于本文所设计的AC-DC反激式变换器。在此基础上，使用Saber软件搭建了准谐振AC-DC反激式变换器的模型，在整个系统正常工作的情况下，开关管两端电压和开关管驱动波形表明准谐振检测系统正常工作，验证了零比延迟检测的有效性。随后在电路级设计了零比延迟检测电路、输出开路保护电路、供电电路等模块，使用Cadence软件对电路关键模块进行仿真验证并做出详细的分析，仿真结果实现了系统模型中所述要求。\n 随后采用HHNEC0.5um5V/40V HVCMOS工艺模型设计版图和流片，并制板测试，实测结果显示该AC-DC电源系统在输入范围为85V～265V交流电压下，可实现恒流输出，平均静态功耗为0.32W，效率大于81％，恒流精度在±3％以内，开关管在接近谷底的位置打开，验证了零比延迟检测的有效性以及所述芯片的基本功能，满足了设计指标。