12位高速ADC中采样保持器设计与实现

作     者：张蕾 

作者单位：东南大学 

学位级别：硕士

导师姓名：王志功

授予年度：2010年

学科分类：080902[工学-电路与系统] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 

主      题：模数转换器 闭环翻转式采样保持电路 增益增强型运算放大器 栅压自举 建立时间 孔径时间 

摘      要：当今，信号处理的任务大多是由数字电路来实现的。随着数字集成电路的速度和集成密度的高速增长，对连接模拟和数字世界的模数转换器(ADC)的精度和速度也提出了更高的要求。采样保持（S/H）电路作为ADC的最前端，其性能直接影响到整个ADC的精度和速度。\n 本文首先介绍采样保持电路的基本理论和性能指标，详细分析了采样保持电路各种误差，给出了减小这些误差的相关设计方案建议。然后根据理论分析和系统要求设计采样保持电路，包括翻转式采样保持电路系统设计和单元电路设计。单元电路包括运算放大器、共模反馈电路、多相时钟产生电路、偏置电路和栅压自举(Bootstrap)开关。其中，运算放大器的设计对采样保持器的整体性能起着关键作用。本设计的运算放大器采用增益增强技术，在提供高增益的同时，具有高速度的优势。\n 本课题基于Cadence仿真平台，设计完成了应用于高精度高速ADC的闭环翻转式采样保持器。该采样保持器要求适用于1.8V电源电压，分辨率12bit，转换速率80MHz以上的ADC中。基于Cadence对采样保持电路进行后仿真，结果表明，在频率为80MHz下进行奈奎斯特采样，当建立精度小于0.048%时，建立时间为1.763ns，孔径时间1.7ns。差分输入1.5V满幅度，频率为IMHz的正弦信号时，其无杂波动态范围SFDR=103.52dB，信噪比SNR=85.93dB，总谐波失真THD=-96.13dB，信噪失真比SNDR=85.53dB，满足系统设计指标要求。\n 该S/H芯片采用SMIC 0.18μm CMOS一层多晶硅6层金属的混合信号工艺实现，芯片面积为854μmx450btm。已有测试结果表明，电路完成了采样保持功能。由于流片工艺的偏差以及测试仪器的限制，导致最终的测试结果与仿真结果有一定的差距。论文最后对芯片测试中出现的问题进行了分析，并提出了改进建议，为下一步工作打下了良好的基础。