面向分组加密算法关键操作的电路设计与优化

作     者：张勇涛 

作者单位：东南大学 

学位级别：硕士

导师姓名：时龙兴;虞建立

授予年度：2019年

学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 0839[工学-网络空间安全] 08[工学] 081201[工学-计算机系统结构] 0812[工学-计算机科学与技术（可授工学、理学学位）] 

主      题：粗粒度可重构架构 分组加密算法 算子特征分析 PE计算阵列 算法映射 

摘      要：随着通信网络和电子商务等科学技术的迅速发展,信息的安全性受到越来越多的关注。目前,信息的安全机制主要是通过数据加密技术实现的。分组加密是常用加密技术之一。粗粒度可重构计算平台拥有通用处理器的灵活性、专用集成电路的高效性以及更高的安全性,是分组加密算法实现的理想平台。现有的可重构密码处理器吞吐率不高,计算阵列规模不断加大,使得冗余单元增多,功能单元利用率低,无法满足移动支付领域对数据加密的要求。因此,本文将致力于提高可重构密码架构的运算速度以及功能单元利用率。本文以实现可重构分组密码计算平台为目标,以提高功能单元利用率和吞吐率为目的,对现有PE阵列框架以及功能单元中的关键电路进行优化。具体研究内容包括以下几方面:(1)采用PIN工具分析分组加密算法,提取算法中各个操作的使用频率以及不同操作之间的组合频率,分析各个操作的模式特征、“绑定特征、分布特征;(2)利用获得的算法特征在已有的同构PE阵列基础上进行优化获得一种新的异构PE阵列框架,该新框架根据目标算法集的模式、“绑定特征优化PE种类和数量,根据分布特征优化PE分布,使得分组加密算法映射到该架构后其功能单元利用率得到提高;(3)在(1)中的操作特征指导下对算法中的基本算子(功能单元)进行电路设计与实现,并根据初步的实现结果分析PE块中的最大延迟路径,确定影响运算速度的瓶颈模块:S-Box模块,最后对该关键模块的电路进行重点优化,提高PE阵列的吞吐率。本文设计的PE阵列框架在Artix-7系列FPGA平台上进行板级功能验证,时钟频率为140MHz。通过对AES-128、DES两种最具代表性的分组加密算法进行仿真测试验证,本文架构的功能单元利用率达到了 41%(AES-128)和 24%(DES),吞吐率达到了 17.92Gbps(AES-128)和 9.95Gbps(DES)。与Cyptor、ProDFA、RCPA可重构密码架构相比,功能单元利用率提高了 36.7%～200%,吞吐率提高了 14%～382%。