基于Verilog模型提取IP硬核设计文件的方法

专利申请号：CN201610982427.5

公 开 号：CN108062424A

发 明 人：吴海媚 况波 

专利类型：发明申请

申 请 日：20180522

公 开 日：20161109

专利主分类号：G06F17/50(20060101)

关 键 词：脚本 工艺文件 调用 模型文件 约束文件 引脚 版图文件 产生电路 电路引脚 固定格式 模型提取 设计文件 语言脚本 图文件 复用 打包 关联 维护 输出 配置 优化 检查 

摘      要：本发明公开了一种基于Verilog模型提取IP硬核设计文件的方法，包括以下步骤：配置固定格式的Verilog模型文件；在Linux终端调用所述Verilog模型文件运行第一脚本，并产生中间关联的第二脚本；运行第三脚本，调用一个语言脚本及上一步骤产生的所述第二脚本，产生电路引脚约束文件；运行第四脚本，调用GDSII格式版图文件及上一步骤产生的所述电路引脚约束文件，产生LEF格式工艺文件；以及通过所述第二脚本检查所述LEF格式工艺文件的引脚数量、名称与属性是否正确，如果正确，将所述LEF格式工艺文件打包输出。本发明优化了物理布图文件的产生和维护流程，使得设计工艺文件的产生过程更易于复用和维护。