延迟锁相环时钟线路及半导体存储器

专利申请号：CN201721404534.6

公 开 号：CN207304523U

发 明 人：不公告发明人 

代 理 人：王珺;徐瑞红

代理机构：11313 北京市铸成律师事务所

专利类型：实用新型

申 请 日：20180501

公 开 日：20171027

专利主分类号：H03L7/16(20060101)

关 键 词：延迟锁相环 时钟线路 控制系统 时钟信号 外部系统 时钟信号线路 本实用新型 低位数据 高位数据 数据位宽 长路径 传输 半导体存储器 产生时钟信号 控制时钟 低位 位宽 交换 

摘      要：本实用新型涉及延迟锁相环时钟线路及半导体存储器。延迟锁相环时钟线路包括：延迟锁相环，其能够相应于外部系统产生时钟信号；时钟线路控制系统，接收从所述延迟锁相环传输的时钟信号；高位数据端口部分，接收从所述时钟线路控制系统传输的时钟信号，且用于与外部系统交换处于高位的数据位宽信号；低位数据端口部分，接收从时钟线路控制系统传输的时钟信号，且用于与外部系统交换处于低位的数据位宽信号，从延迟锁相环到高位数据端口部分的时钟信号线路的最长路径长度与从延迟锁相环到低位数据端口部分的时钟信号线路的最长路径长度不同。本实用新型通过数据位宽信号来控制时钟线路的流向从而选择最优的时钟线路。