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T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

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AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

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14 篇 专利
1 篇 学位论文

馆藏范围

15 篇 电子文献
0 种 纸本馆藏

日期分布

学科分类号

1 篇 工学
- 1 篇 电子科学与技术（可...
- 1 篇 信息与通信工程
1 篇 军事学
- 1 篇 军队指挥学

主题

1 篇 动态重配置
1 篇 快速锁定
1 篇 嵌入式锁相环

机构

14 篇 北京时代民芯科技...
14 篇 北京微电子技术研...
2 篇 中国航天时代电子...
1 篇 中国运载火箭技术...

作者

15 篇 单程奕
14 篇 陈雷
14 篇 孙华波
12 篇 杨铭谦
11 篇 李智
10 篇 杨佳奇
10 篇 王科迪
8 篇 李学武
6 篇 张健
6 篇 林彦君
6 篇 付勇
5 篇 郭琨
5 篇 吕小龙
4 篇 吴学峰
4 篇 靳翔
3 篇 檀政旭
3 篇 甄淑琦
3 篇 徐瀚铭
3 篇 郭睿
3 篇 倪劼

语言

15 篇 中文

检索条件"作者=单程奕"

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28nm工艺FPGA的嵌入式19M-800MHz可配置电荷泵锁相环设计研究

28nm工艺FPGA的嵌入式19M-800MHz可配置电荷泵锁相环设计研究

引用

作者：单程奕中国运载火箭技术研究院

学位级别：硕士

随着技术的不断进步,关键领域对亿门级FPGA的需求不断提高,因此本课题基于28nm CMOS工艺设计了一款亿门级FPGA,晶体管数量达到了上亿个,这使得时钟的相位差、延时和抖动的影响愈加显著。同时,为了应对愈加复杂的应用场景,亿门级FPGA中... 详细信息

随着技术的不断进步,关键领域对亿门级FPGA的需求不断提高,因此本课题基于28nm CMOS工艺设计了一款亿门级FPGA,晶体管数量达到了上亿个,这使得时钟的相位差、延时和抖动的影响愈加显著。同时,为了应对愈加复杂的应用场景,亿门级FPGA中嵌入了多个IP核来实现各种功能,而各个IP核之间不同的时钟频率对于时钟模块提出了更高的要求,传统的调整时钟延时的方法,比如时钟树和缓冲器等等,已经难以应对这样复杂的局面,无法提供高质量的时钟来满足需求,所以需要专用的模块来进行时钟管理。为了满足亿门级FPGA的时钟需求,本文设计了一款应用于FPGA的可编程嵌入式锁相环,作为时钟管理模块,为亿门级FPGA提供低抖动、宽频率的时钟信号。本文首先介绍了FPGA和锁相环的发展历史,接着分析了锁相环的工作原理,电路特性以及设计需求,进行了锁相环的s域建模,并对电荷泵锁相环的环路特性以及噪声特性等进行了分析。在理论分析的基础上,本文设计了作为FPGA中的时钟管理单元的锁相环模块,包括动态重配置电路、鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器和预启动电路等。本文设计的锁相环的创新性主要体现在以下三个方面:首先为了满足亿门级FPGA中嵌入的多个IP核的时钟需求,本文在设计的锁相环中的多个模块中采用了可配置设计,比如鉴频鉴相器、电荷泵、环路滤波器、锁定检测电路、分频器等,可以根据需要灵活调整锁相环的锁定速度、锁定条件、输出信号的各个属性等;其次为了应对亿门级FPGA复杂多变的应用场景,本文的锁相环还设计了基于SRAM单元阵列的动态重配置电路,通过读/写信号与地址信号来完成指定SRAM单元存储信息的修改,实现了在不影响其他FPGA模块工作下的锁相环的重新配置,大幅度提升了锁相环的灵活性;最后,为了满足亿门级FPGA对于锁相环更快锁定速度的需求,本文设计的锁相环加入了预启动机制,利用锁相环完成配置到参考信号进入环路的这段时间,使压控振荡器提前开始振荡,减少了锁定时间。本文基于28nm CMOS工艺完成了锁相环的电路设计、版图设计、仿真测试与板级测试,结果证明锁相环可以正常工作,锁相环可接收的输入时钟频率范围为19MHz-800MHz,输出时钟频率范围为6.25MHz-800MHz,输出时钟的分频比、占空比和相移均可以按照需要正确配置,锁定时间远小于指标值100μs,最大输出时钟抖动为455ps@6.25MHz,锁相环可以正确实现动态重配置,各子模块性能均满足指标,鉴频鉴相器的接收频率范围为19MHz-450MHz,压控振荡器的振荡频率达到800MHz-1600MHz。

关键词：嵌入式锁相环动态重配置快速锁定

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一种基于采样保持的电荷泵锁相环锁定检测电路

一种基于采样保持的电荷泵锁相环锁定检测电路

引用

作者：陈雷郭睿孙华波杨铭谦徐瀚铭靳翔郭琨李智单程奕檀政旭 100076 北京市丰台区东高地四营门北路2号

一种基于采样保持的电荷泵锁相环锁定检测电路，其特征在于，包括：电压电压转换电路A、电压电压转换电路B、采样保持电路SH1、采样保持电路SH2和比较器。电荷泵锁相环中环路滤波器输出的控制电压作为锁定检测电路的输入，其分别连接到... 详细信息

标准号: CN116366058A

一种基于采样保持的电荷泵锁相环锁定检测电路，其特征在于，包括：电压电压转换电路A、电压电压转换电路B、采样保持电路SH1、采样保持电路SH2和比较器。电荷泵锁相环中环路滤波器输出的控制电压作为锁定检测电路的输入，其分别连接到电压电压转换电路A与电压电压转换电路B的输入，其中电压电压转换电路B输出端连接压控振荡器的输入；电压电压转换电路A输出端连接采样保持电路SH1与采样保持电路SH2的输入进行信号采样，相邻时间窗口下采样保持电路SH1与SH2将采样结果分别保存在输出端，SH1的输出连接比较器的正极输入，SH2的输出连接比较器的负极输入，锁定结果由比较器的输出电压确定。

关键词：电压电压转换电路采样保持电路比较器输出端连接检测电路输出连接锁定电荷泵环路滤波器压控振荡器采样保持采样结果控制电压时间窗口输出电压信号采样正极输入负极输出端锁相环下采样电路输出保存

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基于模数转换电路的抗辐照电荷泵锁相环锁定检测电路

基于模数转换电路的抗辐照电荷泵锁相环锁定检测电路

引用

作者：孙华波陈雷郭睿杨铭谦徐瀚铭靳翔郭琨李智单程奕檀政旭 100076 北京市丰台区东高地四营门北路2号

本发明公开了一种基于模数转换电路的抗辐照电荷泵锁相环锁定检测电路，包括：电压电压转换电路、模数转换电路和精度可调判断电路。本发明利用两个电压电压转换电路，在保证锁相环环路正常工作的条件下，将控制电压这一敏感信号引出，... 详细信息

标准号: CN116366057A

本发明公开了一种基于模数转换电路的抗辐照电荷泵锁相环锁定检测电路，包括：电压电压转换电路、模数转换电路和精度可调判断电路。本发明利用两个电压电压转换电路，在保证锁相环环路正常工作的条件下，将控制电压这一敏感信号引出，进而利用模数转换电路对控制电压进行量化，通过判断电路中触发器与逻辑门电路，在相邻两个时间窗口对量化结果进行比较，判断电路锁定。锁定检测精度可调，提高了控制电压波动判别容限，避免受辐照影响锁定状态误判为非锁定状态。

关键词：模数转换电路控制电压判断电路锁定电压电压转换电路可调非锁定状态锁相环环路辐照辐照影响检测电路量化结果敏感信号时间窗口误判触发器电荷泵门电路锁相环与逻辑容限量化检测保证

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FPGA内嵌的抗单粒子瞬态双向判决反馈均衡电路

FPGA内嵌的抗单粒子瞬态双向判决反馈均衡电路

引用

作者：陈雷王艺泽孙华波吕小龙倪劼杨铭谦赫彩甄淑琦单程奕靳翔 100076 北京市丰台区东高地四营门北路2号

本申请涉及FPGA中高速接口均衡设计领域，具体公开了一种均衡电路，包括切片电路1、权重单元1、加法器电路1、切片电路2、权重单元2、加法器电路2；切片电路1对初始脉冲信号切片得到切片信号1，切片信号1被权重单元1赋予权重1，得到权... 详细信息

标准号: CN115865580A

本申请涉及FPGA中高速接口均衡设计领域，具体公开了一种均衡电路，包括切片电路1、权重单元1、加法器电路1、切片电路2、权重单元2、加法器电路2；切片电路1对初始脉冲信号切片得到切片信号1，切片信号1被权重单元1赋予权重1，得到权重信号1；加法器电路1叠加初始脉冲信号和权重信号1，得到第一叠加脉冲信号；切片电路2对初始脉冲信号切片得到切片信号2，切片信号2被权重单元2赋予权重2，得到权重信号2；加法器电路2叠加第一叠加脉冲信号和权重信号2，并输出第二叠加脉冲信号。通过本申请提供的方案，最终输出的信号在波峰附近的信号幅值变化程度相对较大，解决单粒子瞬态引起的码间干扰问题。

关键词：切片加法器电路切片信号权重单元权重信号初始脉冲信号叠加脉冲电路权重叠加信号幅值变化均衡电路码间干扰输出单粒子中高速波峰赋予瞬态申请均衡

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基于延迟锁相环的智能变电站网络平稳传输方法及系统

基于延迟锁相环的智能变电站网络平稳传输方法及系统

引用

作者：郭睿陈雷孙华波杨铭谦徐瀚铭李晓博靳翔王密郭琨李智单程奕檀政旭 100076 北京市丰台区东高地四营门北路2号

本发明提供一种基于延迟锁相环的智能变电站网络平稳传输方法及系统，涉及网络优化领域，用以平稳智能变电站数据流传输的通信时延，保证网络的性能平稳。本发明的基于延迟锁相环的网络平稳传输方法，包括：构建智能变电站网络系统的网... 详细信息

标准号: CN115914269A

本发明提供一种基于延迟锁相环的智能变电站网络平稳传输方法及系统，涉及网络优化领域，用以平稳智能变电站数据流传输的通信时延，保证网络的性能平稳。本发明的基于延迟锁相环的网络平稳传输方法，包括：构建智能变电站网络系统的网络拓扑结构模型；在网络中继设备处采集数据流到达与转发的时间，计算数据流传输模型；获取延迟锁相环模块提供的16路标准参考信号；根据数据流传输相位误差计算数据流在网络中继设备中的缓存时间与后续网络中继设备的传输方法。本发明可平稳网络性能，减少数据流传输时延的波动性。

关键词：数据流传输延迟锁相环智能变电站网络中继设备传输方法及系统缓存标准参考信号网络拓扑结构相位误差计算数据流到达后续网络模块提供通信时延网络系统网络性能网络优化中继设备数据流传输网络波动性构建时延转发采集保证

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一种面向高速数据传输的可编程通用接口电路

一种面向高速数据传输的可编程通用接口电路

引用

作者：赫彩陈雷孙华波倪劼郭琨杨佳奇王科迪吕小龙甄淑琦单程奕李程 100076 北京市丰台区东高地四营门北路2号

本发明提供一种面向高速数据传输的可编程通用接口电路，包括可编程延时单元、延时自校准单元、串并转换器、数据恢复单元、时钟生成器和时钟对齐电路，可实现时钟和数据的精确相移、数据串并转换、边沿检测、数据恢复等功能，采用4个... 详细信息

标准号: CN113900980B

本发明提供一种面向高速数据传输的可编程通用接口电路，包括可编程延时单元、延时自校准单元、串并转换器、数据恢复单元、时钟生成器和时钟对齐电路，可实现时钟和数据的精确相移、数据串并转换、边沿检测、数据恢复等功能，采用4个时钟相位和2个数据采样组合的方式实现一个时钟周期内对数据的8次采样，从而选择最佳采样点。本发明可在温度和电压变化、抖动等情况下实时更新最佳采样点位置，有效减小数据抖动，提高采样质量，最高采样频率可达到1.25Gbps。

关键词：采样高速数据传输时钟对齐电路数据恢复单元通用接口电路采样点位置串并转换器可编程延时时钟生成器边沿检测采样频率电压变化时钟相位时钟周期实时更新数据采样数据抖动数据恢复采样点可编程数据串自校准抖动减小相移延时转换

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一种用于高速接口电路的自适应电荷泵锁相环

一种用于高速接口电路的自适应电荷泵锁相环

引用

作者：陈雷杨铭谦张健付勇李智王科迪杨佳奇林彦君吴学峰单程奕李学武孙华波 100076 北京市丰台区东高地四营门北路2号

本发明涉及一种用于高速接口电路的自适应电荷泵锁相环，包括锁相环路、辅助电路，所述辅助电路包括输入时钟缓冲器B101、时钟计数器B102、电压检测模块B106、低压差线性稳压器B107、偏置电路B108、与门G111、开关；本发明利用自适应电... 详细信息

标准号: CN111010167B

本发明涉及一种用于高速接口电路的自适应电荷泵锁相环，包括锁相环路、辅助电路，所述辅助电路包括输入时钟缓冲器B101、时钟计数器B102、电压检测模块B106、低压差线性稳压器B107、偏置电路B108、与门G111、开关；本发明利用自适应电路结构提高锁相环路的稳定性、减小锁相环输出时钟信号的噪声，并且引入电压检测模块实时监测压控振荡器控制电压，如果压控振荡器工作在过高或过低的频率上，则使锁相环暂停工作，并将压控振荡器重置在合适的工作点上再重启锁相环，防止锁相环锁定在错误的频率点处。

关键词：锁相环压控振荡器电压检测模块辅助电路锁相环路缓冲器低压差线性稳压器高速接口电路输出时钟信号自适应电荷泵时钟计数器自适应电路控制电压偏置电路实时监测输入时钟工作点频率点减小与门重启重置噪声锁定引入

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一种抗单粒子加固CML发送器

一种抗单粒子加固CML发送器

引用

作者：陈雷李智李学武孙华波张健林彦君付勇杨佳奇杨铭谦王科迪吴学峰单程奕 100076 北京市丰台区东高地四营门北路2号

一种抗单粒子加固的CML发送器，包括：数字三模处理模块、DR偏置模块、SR偏置模块、表决‑延时‑差分模块、输出上拉模块等模块。采用多模备份的方式对内部模块进行抗单粒子加固，可以保证空间应用的可靠性。此外，本发明的CML发送器的Sle... 详细信息

标准号: CN111147050B

一种抗单粒子加固的CML发送器，包括：数字三模处理模块、DR偏置模块、SR偏置模块、表决‑延时‑差分模块、输出上拉模块等模块。采用多模备份的方式对内部模块进行抗单粒子加固，可以保证空间应用的可靠性。此外，本发明的CML发送器的SlewRate是可控制的，可以改善信号质量，保证可靠的数据传输。

关键词：抗单粒子偏置模块发送器处理模块改善信号空间应用内部模块数据传输分模块可控制备份多模三模上拉延时保证输出表决

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一种时钟占空比调整电路

一种时钟占空比调整电路

引用

作者：陈雷李智李学武孙华波张健林彦君王科迪杨铭谦付勇杨佳奇单程奕吕小龙陈宇峥 100076 北京市丰台区东高地四营门北路2号

本发明涉及一种时钟占空比调整电路，属于FPGA内部时钟网络设计领域；包括缓冲器B100、2个粗调电路B110和细调电路B120；采用粗调电路与细调电路结合的方式使本发明有较大的调整范围，可以对更加恶劣的初始时钟信号进行调整；时钟占空... 详细信息

标准号: CN112564673B

本发明涉及一种时钟占空比调整电路，属于FPGA内部时钟网络设计领域；包括缓冲器B100、2个粗调电路B110和细调电路B120；采用粗调电路与细调电路结合的方式使本发明有较大的调整范围，可以对更加恶劣的初始时钟信号进行调整；时钟占空比调整电路专为应用于FPGA器件设计，与其它的DCC电路相比，其具有更大的占空比调整范围，可以对非常恶劣的时钟(占空比小于20％或大于80％)进行调整。

关键词：时钟占空比粗调电路调整电路细调电路缓冲器初始时钟信号占空比调整电路结合内部时钟网络设计占空比应用

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一种可配置分数分频器

一种可配置分数分频器

引用

作者：王科迪陈雷李学武张彦龙孙华波单程奕杨铭谦祁逸周雷刘银萍李智杨佳奇 100076 北京市丰台区东高地四营门北路2号

本发明涉及一种可配置分数分频器，包括上升沿参考时钟选择电路、下降沿参考时钟选择电路、低电平控制电路、高电平控制电路、状态选择电路和输出电路，上升沿参考时钟选择电路和下降沿参考时钟选择电路采用相同的电路结构，低电平控制... 详细信息

标准号: CN113472345B

本发明涉及一种可配置分数分频器，包括上升沿参考时钟选择电路、下降沿参考时钟选择电路、低电平控制电路、高电平控制电路、状态选择电路和输出电路，上升沿参考时钟选择电路和下降沿参考时钟选择电路采用相同的电路结构，低电平控制电路和高电平控制电路采用相同的电路结构；可配置分数分频器接收L个输入时钟CLKMP，通过配置信号控制输出时钟边沿翻转时刻和高低电平持续时间，产生所需频率的输出时钟CLKOUT；CLKMP需满足频率相同相位相差360°/L的要求。本发明的可配置分数分频器，采用加法器、减法计数器和简单的控制逻辑实现，电路复杂度低，减小了电路所需面积和功耗。

关键词：参考时钟控制电路选择电路分数分频器可配置电路结构输出时钟低电平高电平上升沿下降沿频率相同相位状态选择电路电路复杂度减法计数器高低电平控制逻辑配置信号输出电路输入时钟翻转加法器面积和功耗减小电路

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