检索结果-内蒙古大学图书馆

作者：皇甫永硕国防科学技术大学

学位级别：硕士

激波管问题是一个经典的可压缩流问题,模拟现象丰富,广泛应用于数值方法结果的验证和分析,为了在提高计算精度的同时,减少计算资源,计算激波管问题往往采用自适应加密技术,随着计算流体力学的不断发展,激波管问题的计算规模也在不断增加... 详细信息

激波管问题是一个经典的可压缩流问题,模拟现象丰富,广泛应用于数值方法结果的验证和分析,为了在提高计算精度的同时,减少计算资源,计算激波管问题往往采用自适应加密技术,随着计算流体力学的不断发展,激波管问题的计算规模也在不断增加,采用并行计算是必然的趋势。本文基于激波管数值模拟,流场模拟采用结构化网格,控制方程为NS方程,离散方式为四阶龙格库塔方法,采用显式计算以及自适应加密技术,开展可压缩流体的并行优化研究,主要工作和成果如下:(1)基于二维结构化网格的基础网格,设计了三种并行算法,分别是阻塞式并行算法,以及在此基础上进行通信优化的非阻塞式并行优化算法和MPI+OpenMP混合编程算法。(2)基于二维结构化网格的多层自适应加密网格,提出了一种自适应并行优化算法,设计了一种基于负载迁移的负载平衡算法,解决了网格加密后造成的局部负载过大,造成的负载不平衡问题。(3)基于本文设计的多种并行优化算法,在天河2号超级计算机上分别进行了正确性测试以及性能测试,在性能测试中又进行了强可扩展性以及弱可扩展性测试,测试结果表明,不采用加密技术,基础网格数4000万,计算规模扩展到8192核,加速比可达到6896.03。自适应加密层数设为3层,基础网格数设为1600万,计算规模扩展到1024核时,加速比可达到294.71。

关键词：激波管并行算法非阻塞式通信 MPI/OpenMP混合编程自适应网格加密

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基于二维结构化网格的可压缩流体并行算法研究

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计算机工程与科学 2017年第9期39卷 1602-1609页

作者：皇甫永硕刘杰龚春叶国防科技大学并行与分布处理国家重点实验室湖南长沙410073

基于二维/轴对称高精度可压缩多相流计算流体力学方法 MuSiC-CCASSIM的结构化网格部分,设计了区域并行分解方法;针对各处理器边界数据的通信,设计了阻塞式通信与非阻塞式通信并行算法;为了减少通信开销,设计了MPI/OpenMP混合并行优化算... 详细信息

基于二维/轴对称高精度可压缩多相流计算流体力学方法 MuSiC-CCASSIM的结构化网格部分,设计了区域并行分解方法;针对各处理器边界数据的通信,设计了阻塞式通信与非阻塞式通信并行算法;为了减少通信开销,设计了MPI/OpenMP混合并行优化算法。在天河二号超级计算机上进行了测试,每个核固定网格规模为625*250,最多调用8 192核。测试数据表明,采用MPI/OpenMP混合并行算法、纯MPI非阻塞式通信并行算法和纯MPI阻塞式通信并行算法的程序的平均并行效率分别达到86%、83%和77%,三种算法都具有良好的可扩展性。

关键词：并行计算阻塞式通信非阻塞式通信 MPI/OpenMP混合编程天河计算机

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手摇多用途手机充电电路

手摇多用途手机充电电路

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作者：皇甫永硕朱钦李扬 214122 江苏省无锡市蠡湖大道1800号

本实用新型涉及一种手摇多用途手机充电电路，其包括降压芯片及稳压芯片；降压芯片的反馈端与第三二极管相连，并通过第五电阻与第一电位器的调节端相连，第一电位器的一端接地，另一端分别与电感、第五电容、第六电容及第三电容的一端... 详细信息

标准号: CN202586476U

本实用新型涉及一种手摇多用途手机充电电路，其包括降压芯片及稳压芯片；降压芯片的反馈端与第三二极管相连，并通过第五电阻与第一电位器的调节端相连，第一电位器的一端接地，另一端分别与电感、第五电容、第六电容及第三电容的一端相连，电感的另一端与降压芯片的输出端及第四二极管相连；第三电容通过第三电阻与第二运算放大器的反相输入端相连；第二运算放大器的同相输入端通过第六电阻与其输出端及第一运算放大器的同相输入端相连，第一运算放大器的反相输入端与第二电位器的调节端相连；第一运算放大器的输出端通过第十二电阻与第三二极管的阳极端相连，并通过第四电阻与第二发光二极管的阳极端相连。本实用新型充电稳定方便，安全可靠。

关键词：运算放大器电阻电容输入端二极管降压芯片电位器输出端电感阳极同相手机充电电路发光二极管接地稳压充电芯片反馈

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手摇多用途手机充电电路

手摇多用途手机充电电路

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作者：皇甫永硕朱钦李扬 214122 江苏省无锡市蠡湖大道1800号

本发明涉及一种手摇多用途手机充电电路，其包括降压芯片及稳压芯片；降压芯片的反馈端与第三二极管相连，并通过第五电阻与第一电位器的调节端相连，第一电位器的一端接地，另一端分别与电感、第五电容、第六电容及第三电容的一端相连... 详细信息

标准号: CN102655345B

本发明涉及一种手摇多用途手机充电电路，其包括降压芯片及稳压芯片；降压芯片的反馈端与第三二极管相连，并通过第五电阻与第一电位器的调节端相连，第一电位器的一端接地，另一端分别与电感、第五电容、第六电容及第三电容的一端相连，电感的另一端与降压芯片的输出端及第四二极管相连；第三电容通过第三电阻与第二运算放大器的反相输入端相连；第二运算放大器的同相输入端通过第六电阻与其输出端及第一运算放大器的同相输入端相连，第一运算放大器的反相输入端与第二电位器的调节端相连；第一运算放大器的输出端通过第十二电阻与第三二极管的阳极端相连，并通过第四电阻与第二发光二极管的阳极端相连。本发明充电稳定方便，安全可靠。

关键词：运算放大器电阻电容输入端二极管降压芯片电位器输出端电感阳极同相手机充电电路发光二极管接地稳压充电芯片反馈

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手摇多用途手机充电电路

手摇多用途手机充电电路

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作者：皇甫永硕朱钦李扬 214122 江苏省无锡市蠡湖大道1800号

标准号: CN102655345A

关键词：运算放大器电阻电容输入端二极管降压芯片电位器输出端电感阳极同相手机充电电路发光二极管接地稳压充电芯片反馈

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面向CPU+DSP异构系统的矩阵乘加速方法

面向CPU+DSP异构系统的矩阵乘加速方法

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作者：刘杰迟利华甘新标晏益慧徐涵胡庆丰蒋杰李胜国王庆林皇甫永硕崔显涛周陈 410073 湖南省长沙市开福区德雅路109号

本发明公开了一种面向CPU+DSP异构系统的矩阵乘加速方法，目的是面向CPU+DSP异构系统提出一种高效协同的矩阵乘加速方法，以提高矩阵乘的运算速度和最大化CPU+DSP异构系统的计算效率。技术方案是先初始化参数并对CPU+DSP异构系统信息配... 详细信息

标准号: CN104317768A

本发明公开了一种面向CPU+DSP异构系统的矩阵乘加速方法，目的是面向CPU+DSP异构系统提出一种高效协同的矩阵乘加速方法，以提高矩阵乘的运算速度和最大化CPU+DSP异构系统的计算效率。技术方案是先初始化参数并对CPU+DSP异构系统信息配置，依据主处理器CPU和加速器DSP设计目标和计算性能的差异，将分配给计算结点待处理的数据划分给CPU和DSP协同处理，然后CPU和DSP并行进行数据传输与协同计算，得到个块矩阵C_(i-1)(j-1)，最后将块矩阵C_(i-1)(j-1)归并，组成M×N的结果矩阵C。采用本发明可使得CPU在负责数据传输和程序控制的同时积极与DSP协同完成矩阵乘计算，且数据传输与协同计算重叠，提高了CPU+DSP异构系统的矩阵乘运算速度和计算资源利用率。

关键词：矩阵异构系统加速方法数据传输协同计算运算速度程序控制负责数据计算结点计算效率计算性能计算资源结果矩阵设计目标数据划分协同处理信息配置初始化加速器对CPU 处理器重叠

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面向CPU+DSP异构系统的矩阵乘加速方法

面向CPU+DSP异构系统的矩阵乘加速方法

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作者：刘杰迟利华甘新标晏益慧徐涵胡庆丰蒋杰李胜国王庆林皇甫永硕崔显涛周陈 410073 湖南省长沙市开福区德雅路109号

标准号: CN104317768B

本发明公开了一种面向CPU+DSP异构系统的矩阵乘加速方法，目的是面向CPU+DSP异构系统提出一种高效协同的矩阵乘加速方法，以提高矩阵乘的运算速度和最大化CPU+DSP异构系统的计算效率。技术方案是先初始化参数并对CPU+DSP异构系统信息配置，依据主处理器CPU和加速器DSP设计目标和计算性能的差异，将分配给计算结点待处理的数据划分给CPU和DSP协同处理，然后CPU和DSP并行进行数据传输与协同计算，得到个块矩阵C_{(i‑1)(j‑1)}，最后将块矩阵C_{(i‑1)(j‑1)}归并，组成M×N的结果矩阵C。采用本发明可使得CPU在负责数据传输和程序控制的同时积极与DSP协同完成矩阵乘计算，且数据传输与协同计算重叠，提高了CPU+DSP异构系统的矩阵乘运算速度和计算资源利用率。

关键词：矩阵异构系统数据传输协同计算资源利用率主处理器CPU 初始化参数程序控制计算结点计算效率计算性能结果矩阵设计目标协同处理信息配置乘运算加速器最大化归并运算并行分配

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面向异构计算系统的跨步数据传输优化方法

面向异构计算系统的跨步数据传输优化方法

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作者：甘新标刘杰迟利华晏益慧徐涵胡庆丰蒋杰李胜国苏博周怀哲王庆林皇甫永硕崔显涛周陈 410073 湖南省长沙市开福区德雅路109号

本发明公开了一种面向异构计算系统的跨步数据传输优化方法，目的是解决跨步数据结构传输严重影响异构计算系统效率的问题。技术方案是先创建内存缓冲区1st，将整个画布map数据读入内存缓冲区1st，依据跨步数据大小创建内存缓冲区2nd，... 详细信息

标准号: CN104317754B

本发明公开了一种面向异构计算系统的跨步数据传输优化方法，目的是解决跨步数据结构传输严重影响异构计算系统效率的问题。技术方案是先创建内存缓冲区1^st，将整个画布map数据读入内存缓冲区1^st，依据跨步数据大小创建内存缓冲区2^nd，将跨步数据内各连续分量依次拷贝至2^nd内重组为一片连续存储的数据区域；将2^nd中连续存储的跨步数据以数据报文的形式传输至加速器端内存；最后释放内存缓冲区2^nd和内存缓冲区1^st。采用本发明可以提高异构系统数据传输带宽并提升异构计算系统效率。

关键词：内存缓冲区异构计算系统连续存储数据传输带宽数据传输优化数据读入内存数据结构传输连续分量数据报文数据区域异构系统缓冲区画布加速器拷贝创建内存传输释放

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面向异构计算系统的跨步数据传输优化方法

面向异构计算系统的跨步数据传输优化方法

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作者：甘新标刘杰迟利华晏益慧徐涵胡庆丰蒋杰李胜国苏博周怀哲王庆林皇甫永硕崔显涛周陈 410073 湖南省长沙市开福区德雅路109号

标准号: CN104317754A

关键词：内存缓冲区计算系统异构连续存储数据传输带宽数据读入内存连续分量数据报文数据传输数据大小数据结构数据区域异构系统优化方法缓冲区画布加速器拷贝内存

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面向通用多核DSP的矩阵乘加速方法

面向通用多核DSP的矩阵乘加速方法

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作者：迟利华刘杰甘新标晏益慧徐涵胡庆丰蒋杰李胜国王庆林皇甫永硕崔显涛周陈 410073 湖南省长沙市开福区德雅路109号

本发明公开了一种面向通用多核DSP的矩阵乘加速方法，目的是提高矩阵乘的运算速度和最大化通用多核DSP的计算效率。技术方案是先对进行DSP配置并初始化：然后对矩阵A和矩阵B进行划分，依据VPU的拓扑结构mg×ng将原矩阵乘运算转换为... 详细信息

标准号: CN104346318A

本发明公开了一种面向通用多核DSP的矩阵乘加速方法，目的是提高矩阵乘的运算速度和最大化通用多核DSP的计算效率。技术方案是先对进行DSP配置并初始化：然后对矩阵A和矩阵B进行划分，依据VPU的拓扑结构mg×ng将原矩阵乘运算转换为分块矩阵乘运算；接着每个VPU同时并行执行数据迁移操作；最后依据数据分布原理，将各VPU中AM的结果归并组成结果矩阵C＝A×B的计算结果。采用本发明可以提高通用多核DSP结构的矩阵乘运算速度和通用多核DSP系统的计算资源利用率。

关键词：矩阵多核运算速度并行执行计算效率计算资源加速方法结果矩阵数据分布数据迁移拓扑结构运算转换初始化分块运算

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