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T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

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文献类型

6 篇 专利
3 篇 学位论文

馆藏范围

9 篇 电子文献
0 种 纸本馆藏

日期分布

学科分类号

3 篇 工学
- 3 篇 电子科学与技术（可...
- 1 篇 计算机科学与技术...

主题

3 篇 专用计算单元
3 篇 晶体管级仿真器
1 篇 双路径算法
1 篇 单/双精度
1 篇 浮点除法器
1 篇 双模式浮点加减
1 篇 关键路径
1 篇 浮点乘法器

机构

4 篇 东南大学
2 篇 阿里云计算有限公...
1 篇 谷歌有限责任公司
1 篇 tcl科技集团股份有...
1 篇 阿里巴巴集团控股...

作者

2 篇 李永
2 篇 赵汉宇
2 篇 任仕儒
1 篇 李才
1 篇 奥利维尔·泰马姆
1 篇 拉维·纳拉亚纳斯瓦...
1 篇 禹同爀
1 篇 钱俊逸
1 篇 赵智宝
1 篇 李英晗
1 篇 哈西特·哈伊坦
1 篇 杨凯悦
1 篇 张舜
1 篇 单伟伟
1 篇 王巍
1 篇 杨争荣
1 篇 顾震宇
1 篇 范财理
1 篇 王绍翾

语言

9 篇 中文

检索条件"主题词=专用计算单元"

共 9 条记录，以下是1-10 订阅

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详细简洁

排序：

使用专用计算单元的硬件双缓存

使用专用计算单元的硬件双缓存

引用

作者：奥利维尔·泰马姆哈西特·哈伊坦拉维·纳拉亚纳斯瓦米禹同爀美国加利福尼亚州

本公开涉及使用专用计算单元的硬件双缓存。包括用于使用多个缓存器来传输数据的装置的方法、系统、以及装置，所述装置包括多个存储器和一个或多个处理单元，一个或多个处理单元被配置为确定用于存储在第一数据存储位置中的、正被传输... 详细信息

标准号: CN116303111A

本公开涉及使用专用计算单元的硬件双缓存。包括用于使用多个缓存器来传输数据的装置的方法、系统、以及装置，所述装置包括多个存储器和一个或多个处理单元，一个或多个处理单元被配置为确定用于存储在第一数据存储位置中的、正被传输到第二数据存储位置的数据元素的序列的缓存存储器地址。针对该序列中的所述数据元素中一个或多个数据元素的每个组，识别缓存器分配元件的值，所述缓存器分配元件的值能够在各自与存储器的不同一个相对应的多个值之间切换。基于缓存器分配元件的值来确定用于一个或多个数据元素的组的缓存存储器地址。在确定用于数据元素的序列中的一个或多个数据元素的后续组的缓存存储器地址之前，切换缓存器分配元件的值。

关键词：数据元素缓存器分配元件缓存存储器处理单元存储器缓存数据存储位置专用计算单元传输数据存储位置第一数据后续组存储传输配置

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面向SPICE仿真的专用浮点除法电路设计

面向SPICE仿真的专用浮点除法电路设计

引用

作者：张舜东南大学

学位级别：硕士

晶体管级仿真器（Simulation Program with Integrated Circuit Emphasis,SPICE）电路仿真速度受限于稀疏矩阵求解的速度,浮点运算中耗时最长的浮点除法运算对稀疏矩阵求解效率有很大的影响。针对大规模SPICE电路仿真的需求,设计专用浮... 详细信息

晶体管级仿真器（Simulation Program with Integrated Circuit Emphasis,SPICE）电路仿真速度受限于稀疏矩阵求解的速度,浮点运算中耗时最长的浮点除法运算对稀疏矩阵求解效率有很大的影响。针对大规模SPICE电路仿真的需求,设计专用浮点除法电路来加速稀疏矩阵分解很有必要。因此,本文面向SPICE仿真中稀疏矩阵求解加速的计算需求,设计了专用浮点除法电路。论文的具体研究工作包括:首先,针对SPICE仿真浮点除法运算中输入数据为规格化数据、舍入误差需最小以及高性能双精度计算的特点,设计了单、双模式浮点除法单元的微架构。电路采用Goldschmidt算法,在舍入模块上只支持最近向偶舍入,异常判断舍弃了对非规格化数据的处理。针对Goldschmidt算法需要初始值以快速迭代的需求,采用双向倒数表法构建14位查找表以减少迭代次数和查找表位数需求。双模式电路针对小幅度牺牲精度以实现快速仿真的需求,提出了并行双单精度浮点除法电路,实现了电路结构的复用。其次通过对电路中子模块的优化以及流水线调整,优化了电路的关键路径延时,进一步提升了电路的性能。最后对优化后的微架构进行了功能验证和物理设计,完成了签核和后仿真,分析对比了综合结果与后端结果。在TSMC 28nm工艺下,电路逻辑综合的结果表明单模式与双模式浮点除法电路在三级流水的情况下,延时分别为0.36ns和0.38ns,面积分别为22242μm2和26098μm2,功耗分别为56.98m W和62.71m W。单模式电路对比同类双精度浮点除法电路,计算双精度浮点除法需要的时间减少了69.4%,功耗延时积增大77.6%,等效门数增大了30.9%。双模式电路对比同类双模浮点除法研究,FO4延迟降低了21.1%,等效门数增大了65.8%,功耗延时积减小了55.2%。后端结果相比综合结果,单模式电路延时增大了27.8%,面积增大了22.1%,功耗也提高了7.30%;双模式电路延时增大了26.8%,面积增大了17.3%,功耗增大了4.16%。最后的后端结果达到设计指标,满足设计要求。

关键词：晶体管级仿真器单/双精度浮点除法器专用计算单元

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面向SPICE电路仿真的专用浮点乘法器设计

面向SPICE电路仿真的专用浮点乘法器设计

引用

作者：王巍东南大学

学位级别：硕士

晶体管级仿真器（Simulation Program with Integrated Circuit Emphasis,SPICE）电路仿真过程中的稀疏矩阵求解阶段的仿真速度受限于数目占比超过四成的双精度浮点乘法计算,针对SPICE电路仿真的稀疏矩阵求解特定应用场景需求,设计专用... 详细信息

晶体管级仿真器（Simulation Program with Integrated Circuit Emphasis,SPICE）电路仿真过程中的稀疏矩阵求解阶段的仿真速度受限于数目占比超过四成的双精度浮点乘法计算,针对SPICE电路仿真的稀疏矩阵求解特定应用场景需求,设计专用双精度浮点乘法以提高计算速度是有必要的。因此,本文针对SPICE电路仿真的稀疏矩阵求解计算的需求设计了专用的高性能浮点乘法器电路。论文的具体研究工作包括:首先,通用场景下的浮点乘法器电路在设计时通常需要考虑标准的异常判断和舍入过程、输入输出数据的规格化,而面向SPICE电路仿真时有输入为规格化数据、舍入模式固定为就近偶数并且要求双精度计算的三个特征,该论文设计了单、双模式两种双精度浮点乘法器微架构,着重对异常判断、舍入进位与尾数逻辑进行优化设计。在尾数模块,通过实验对比遴选出适合微架构实现的编码算法,并改进了传统压缩拓扑层的结构;在舍入进位模块,舍去了多余的舍入模式,引入基于注入值的舍入算法并优化了舍入进位逻辑;在异常与指数调整模块,舍去了在目标场景下不会出现的异常情况检测逻辑模块。其次,通过优化综合的指令和策略、逻辑复制,调整流水线位置等手段优化了所设计微架构的关键路径延时,进一步提升电路性能。最后,对所设计的微架构进行了功能验证及后端物理实现,完成了签核与后仿,验证了功能的正确性与性能提升的有效性。在TSMC28nm工艺条件下对所设计的电路进行逻辑综合,结果表明单模式与双模式浮点乘法器在两级流水情况下延时分别可达为0.44ns和0.51ns,面积分别为11224μm2和13126μm2;单模式电路模块对比新思（Synopsys）公司DW（Design Ware）库的浮点乘法器,在功耗仅增加6.6%的情况下,延时减小了14.1%、面积减小了4.8%;双模式电路对比同类研究,在面积与功耗分别仅增大了15.6%和21.2%的基础上,延时减小了27.1%。

关键词：晶体管级仿真器浮点乘法器专用计算单元关键路径

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面向SPICE仿真的专用浮点加减电路设计

面向SPICE仿真的专用浮点加减电路设计

引用

作者：杨争荣东南大学

学位级别：硕士

晶体管级仿真器（Simulation Program with Integrated Circuit Emphasis,SPICE）电路仿真速度受限于稀疏矩阵求解中占比达四成以上的双精度浮点加减运算。面向大规模电路仿真探索专用计算架构是一种值得期待的技术途径,其中设计针对特... 详细信息

晶体管级仿真器（Simulation Program with Integrated Circuit Emphasis,SPICE）电路仿真速度受限于稀疏矩阵求解中占比达四成以上的双精度浮点加减运算。面向大规模电路仿真探索专用计算架构是一种值得期待的技术途径,其中设计针对特定应用场景需求的专用高性能双精度浮点加减模块具有必要性。因此,论文针对SPICE电路仿真稀疏矩阵求解场景中的计算需求设计了专用浮点加减电路。论文的具体研究工作包括:首先,通用浮点加减单元要考虑多种舍入模式、异常以及输入数据的泛化性,在SPICE仿真稀疏矩阵求解场景下性能还有很大的提升空间。针对SPICE仿真背景下有输入为规格化数据、舍入误差需尽可能小以及要求高性能双精度计算的特点,设计了单、双模式浮点加减单元的微架构,采用双路径（Two Path）结构,在舍入误差以及异常处理模块,精简为舍入到最近偶数模式,仅对输出上下溢出判断。在求指数差和尾数对齐的过程中,通过低位结果先算出的特点进行并行尾数对齐。在尾数计算模块以及前导0预测模块的算法选择时,通过实验结果对比选择出最合适的算法。双模式为针对早期仿真对精度要求不高情况下设计,尽可能实现了电路复用。其次,通过优化时序的综合指令和调整流水线结构、使用香农扩展加速舍入决策模块等手段优化了电路的关键路径延时,进一步提升了电路的性能。最后对关键路径优化后的微架构进行了功能验证和物理设计,完成了后仿,分析对比了物理设计前后的性能功耗面积（Performance Power Area,PPA）,验证了设计的有效性。论文在TSMC28nm下对关键路径优化后的微架构进行了逻辑综合,单模式浮点加减电路两级流水下PPA为0.3ns、7.276mw、3814.84μm2,双模式浮点加减电路三级流水PPA为0.27ns,9.5213mw、7523.51μm2。单模式对比Synopsys公司的DW＿fp＿addsub＿DG,在功耗增加25.05%的情况下延时降低了33.4%。对比同类研究,以1.67%的面积代价换取了4.17%的延时降低。双模式浮点加减单元对比同类研究,在功耗增加21.2%的情况下延时降低了29.7%。

关键词：晶体管级仿真器双模式浮点加减双路径算法专用计算单元

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目标对象识别方法、装置、电子设备及存储介质

目标对象识别方法、装置、电子设备及存储介质

引用

作者：范财理赵智宝 516000 广东省惠州市仲恺高新区惠风三路17号TCL科技大厦

本发明公开了一种目标对象识别方法、装置、电子设备及存储介质，该方法包括：获取第一待识别图像和第二待识别图像中的目标对象的形状特征，然后根据形状特征对第二待识别图像进行验证，以基于验证结果根据第一待识别图像中的目标对象... 详细信息

标准号: CN117930961A

本发明公开了一种目标对象识别方法、装置、电子设备及存储介质，该方法包括：获取第一待识别图像和第二待识别图像中的目标对象的形状特征，然后根据形状特征对第二待识别图像进行验证，以基于验证结果根据第一待识别图像中的目标对象和第二待识别图像中的目标对象的坐标，确定目标对象的运动向量，从而能够根据该运动向量确定目标对象对应的控制指令。采用本发明实施例，能够在不依赖专用计算单元的前提下完成手势识别，减少了手势识别过程所需的计算量。

关键词：目标对象图像手势识别形状特征目标对象识别运动向量确定专用计算单元存储介质电子设备控制指令验证结果运动向量计算量验证

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一种基于并行加法树的二值化卷积神经网络计算电路

一种基于并行加法树的二值化卷积神经网络计算电路

引用

作者：李才杨凯悦钱俊逸单伟伟 214000 江苏省无锡市滨湖区状元道5号

本发明提供一种基于并行加法树的二值化卷积神经网络计算电路，属于电路设计领域。本发明设计了基于并行加法树的专用计算单元对二值化卷积神经网络进行计算。计算单元电路中，使用0表示权重或者数据的1，使用1表示权重或者数据的‑1。... 详细信息

标准号: CN116341632A

本发明提供一种基于并行加法树的二值化卷积神经网络计算电路，属于电路设计领域。本发明设计了基于并行加法树的专用计算单元对二值化卷积神经网络进行计算。计算单元电路中，使用0表示权重或者数据的1，使用1表示权重或者数据的‑1。该计算单元由一个并行加法树、数据分配器、若干全加器和寄存器组成，其中的并行加法树包含k个异或门、若干加法器和一个二输入选择器。另外，本发明设计同权值累加模块，用于将n个多比特数据的累加转换成多个n比特数据的累加，使神经网络各层可以通过一次或多次调用上述加法树，实现计算单元的复用，从而降低了神经网络计算电路的复杂度，节省计算单元的电路代价，大大减小神经网络计算电路的功耗和面积。

关键词：并行加法计算单元电路卷积神经网络神经网络计算累加二值化权重电路设计领域二输入选择器专用计算单元多比特数据数据分配器比特数据计算电路累加模块神经网络复杂度寄存器加法器加法树全加器异或门复用功耗减小调用转换

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机器学习计算优化方法和平台

机器学习计算优化方法和平台

引用

作者：赵汉宇任仕儒李永 310024 浙江省杭州市西湖区转塘科技经济区块12号

公开了一种机器学习计算优化方法和平台。所述方法包括：将机器学习计算图切分为由有状态节点的上游节点组成的数据工作子图以及由有状态节点及其下游节点组成的训练工作子图，并在被切分边的两侧，向数据工作子图添加数据发送节点，并... 详细信息

标准号: CN114418127B

公开了一种机器学习计算优化方法和平台。所述方法包括：将机器学习计算图切分为由有状态节点的上游节点组成的数据工作子图以及由有状态节点及其下游节点组成的训练工作子图，并在被切分边的两侧，向数据工作子图添加数据发送节点，并向训练工作子图添加数据接收节点。由此基于节点有无状态划分计算图并插入通信节点，本发明能够将同一任务中的数据和训练工作解耦，从而能够动态分配运行时参与数据工作的通用计算资源，解决因无法为诸如GPU的专用计算单元提供足够的预处理数据而导致的深度学习任务运行效率降低的问题。进一步地，通过与调度器相结合，能够在集群范围内进行通用计算资源调度，打破单机界限，提升平台整体的硬件利用效率。

关键词：通用计算资源机器学习添加数据状态节点专用计算单元预处理数据插入通信动态分配发送节点接收节点任务运行上游节点提升平台下游节点效率降低调度器运行时集群解耦单机调度优化学习

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一种应用于图形处理器的数据处理方法、装置及电子设备

一种应用于图形处理器的数据处理方法、装置及电子设备

引用

作者：李英晗顾震宇王绍翾英属开曼群岛大开曼资本大厦一座四层847号邮箱

本申请提供一种应用于GPU的数据处理方法，包括：将待处理矩阵从目标GPU对应的内存中读入到目标流式多处理器中的寄存器，所述目标流式多处理器为用于对所述待处理矩阵进行矩阵计算的流式多处理器；在将所述待处理矩阵从所述寄存器读入... 详细信息

标准号: CN114626969A

本申请提供一种应用于GPU的数据处理方法，包括：将待处理矩阵从目标GPU对应的内存中读入到目标流式多处理器中的寄存器，所述目标流式多处理器为用于对所述待处理矩阵进行矩阵计算的流式多处理器；在将所述待处理矩阵从所述寄存器读入到所述寄存器对应的共享内存的过程中，对所述待处理矩阵执行第一预设操作，获得所述待处理矩阵对应的初始矩阵；在将所述初始矩阵从所述共享内存读入到所述寄存器的过程中，对所述初始矩阵执行第二预设操作，获得符合矩阵专用计算单元的矩阵乘法运算需求的目标矩阵。该应用于图形处理器(GPU)的数据处理方法，能够将待处理矩阵变换成符合GPU矩阵乘法运算需求的目标矩阵，从而提高了GPU进行矩阵乘法运算的适用性。

关键词：矩阵寄存器矩阵乘法运算初始矩阵多处理器读入共享内存目标矩阵预设操作数据处理目标流专用计算单元图形处理器矩阵变换矩阵计算流式内存申请应用

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机器学习计算优化方法和平台

机器学习计算优化方法和平台

引用

作者：赵汉宇任仕儒李永 310024 浙江省杭州市西湖区转塘科技经济区块12号

标准号: CN114418127A

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