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T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

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文献类型

14 篇 专利

馆藏范围

14 篇 电子文献
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日期分布

机构

2 篇 睿迪纳电子科技有...
2 篇 深圳市紫光同创电...
2 篇 中国科学院微电子...
2 篇 北京时代民芯科技...
2 篇 芯河半导体科技有...
2 篇 北京微电子技术研...
1 篇 北京兆易创新科技...
1 篇 上海华虹集成电路...
1 篇 天津津航计算技术...
1 篇 比亚迪股份有限公...

作者

2 篇 乐立鹏
2 篇 刘文文
2 篇 王佩
2 篇 林敏
2 篇 龙光平
2 篇 陈战
2 篇 方新嘉
2 篇 王兆辉
2 篇 魏星
2 篇 安印龙
2 篇 曾智鸣
2 篇 叶甜春
2 篇 王颀
2 篇 楚晓梅
2 篇 霍宗亮
2 篇 李子夫
2 篇 权晶
2 篇 王琰
2 篇 吕晨阳
1 篇 张威

语言

14 篇 中文

检索条件"主题词=伴随式计算模块"

共 14 条记录，以下是1-10 订阅

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详细简洁

排序：

Reed Solomon解码器及解码方法

Reed Solomon解码器及解码方法

引用

作者：张威朱子宇 518118 广东省深圳市坪山新区比亚迪路3009号

本发明公开了一种Reed Solomon解码器及解码方法，该解码器包括：伴随式计算模块，其具有2T个伴随式计算子单元，用于根据待解码码流生成2T个伴随式多项式系数；解码FIFO存储器，用于对待解码码流进行缓存；求解关键方程模块，用于获得... 详细信息

标准号: CN102857234B

本发明公开了一种Reed Solomon解码器及解码方法，该解码器包括：伴随式计算模块，其具有2T个伴随式计算子单元，用于根据待解码码流生成2T个伴随式多项式系数；解码FIFO存储器，用于对待解码码流进行缓存；求解关键方程模块，用于获得错误位置多项式的系数和错误值多项式的系数；和钱氏搜索与错误计算模块，用于计算错误值和错误位置，以及根据错误值和错误位置对解码FIFO存储器中缓存的待解码码流进行纠错以生成解码后的码流。本发明的Reed Solomon解码器具有数据的输入与输出之间时间延迟小、纠错位数可配置的优点。本发明的解码方法的解码速度快，解码效率高。

关键词：解码解码器码流缓存存储器错误位置求解关键方程模块伴随式计算模块错误位置多项式错误计算模块错误值多项式伴随式计算多项式系数解码效率纠错位数可配置的码流生成伴随式系数和子单元纠错搜索输出

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一种BCH译码器及其译码方法、ECC系统

一种BCH译码器及其译码方法、ECC系统

引用

作者：王颀李子夫霍宗亮叶甜春 100029 北京市朝阳区北土城西路3号中国科学院微电子研究所

本发明提供了一种BCH译码器及其译码方法、ECC系统，纠错能力控制模块根据预先获得的误码率控制伴随式计算模块中具有相应纠错能力的伴随式计算单元处于工作状态、控制错误位置方程生成模块进行相应迭代次数的运算，错误个数判断模块根... 详细信息

标准号: CN111130568B

本发明提供了一种BCH译码器及其译码方法、ECC系统，纠错能力控制模块根据预先获得的误码率控制伴随式计算模块中具有相应纠错能力的伴随式计算单元处于工作状态、控制错误位置方程生成模块进行相应迭代次数的运算，错误个数判断模块根据错误位置方程生成模块输出的错误位置多项式方程的系数，获得待译码数据中包含的错误的个数，并将错误的个数输出至纠错能力控制模块，纠错能力控制模块根据错误的个数控制错误位置求解模块中相应个数的钱搜索运算单元处于工作状态，也就是说，本发明可以根据预先获得的误码率灵活设定BCH译码器的纠错能力，大幅度降低了BCH译码器和ECC系统的功耗。

关键词：纠错能力错误位置译码器控制模块生成模块伴随式计算模块伴随式计算待译码数据多项式方程误码率控制输出个数控制个数判断求解模块运算单元钱搜索误码率迭代功耗译码运算灵活

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一种支持码字同步的伴随式计算方法及计算电路

一种支持码字同步的伴随式计算方法及计算电路

引用

作者：吕晨阳曾智鸣 518000 广东省深圳市南山区粤海街道高新区社区高新南一道015号国微研发大楼401

本发明公开了一种支持码字同步的伴随式计算方法，包括接收(N,K)RS码字并存储到数据寄存器；每个(N,K)RS码字划分为n个数据块，每个数据块的数据位宽为以上一个(N,K)RS码字的第1个数据块的0bit为起始位置，以上一个(N,K)RS码字的第n个... 详细信息

标准号: CN114095039A

本发明公开了一种支持码字同步的伴随式计算方法，包括接收(N,K)RS码字并存储到数据寄存器；每个(N,K)RS码字划分为n个数据块，每个数据块的数据位宽为以上一个(N,K)RS码字的第1个数据块的0bit为起始位置，以上一个(N,K)RS码字的第n个数据块的为终止位置，获取第一组伴随式；由所述数据块与所述第一组伴随式迭代处理，获取两个(N,K)RS码字对应的n组伴随式；其中，N为RS码字长度，K为RS码字中的信息长度，m为码元速率，该方法大幅提升搜寻初始位置速度，计算速度提升，节省逻辑单元和存储空间。还公开对应的电路，增加伴随式计算模块功能，支持码字同步。

关键词：数据块伴随式码字伴随式计算模块伴随式计算数据寄存器存储空间迭代处理逻辑单元数据位宽速度提升终止位置同步的码元存储电路搜寻

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一种支持码字同步的伴随式计算方法及计算电路

一种支持码字同步的伴随式计算方法及计算电路

引用

作者：吕晨阳曾智鸣 518000 广东省深圳市南山区粤海街道高新区社区高新南一道015号国微研发大楼401

标准号: CN114095039B

关键词：数据块伴随式码字伴随式计算模块伴随式计算数据寄存器存储空间迭代处理逻辑单元数据位宽速度提升终止位置同步的码元存储电路搜寻

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一种抗辐射RS码译码电路

一种抗辐射RS码译码电路

引用

作者：王佩乐立鹏安印龙方新嘉魏星权晶楚晓梅陈战王兆辉王琰 100076 北京市丰台区东高地四营门北路2号

本发明公开了一种抗辐射RS码译码电路，包括：伴随式计算模块，用于对接收到的码字R(x)进行计算，得到伴随多项式S(x)；关键方程求解模块，用于对伴随多项式S(x)进行关键方程求解，得到错误位置多项式Λ(x)和错误值多项式ω(x)；错误图... 详细信息

标准号: CN111162799B

本发明公开了一种抗辐射RS码译码电路，包括：伴随式计算模块，用于对接收到的码字R(x)进行计算，得到伴随多项式S(x)；关键方程求解模块，用于对伴随多项式S(x)进行关键方程求解，得到错误位置多项式Λ(x)和错误值多项式ω(x)；错误图案搜索模块，用于计算得到错误位置和错误位置对应的错误值；数据缓存模块，用于对接收到的码字R(x)进行缓存；纠错输出模块，用于读取数据缓存模块中缓存的码字R(x)，根据错误图案搜索模块计算得到的错误位置和错误位置对应的错误值对读取的缓存的码字R(x)进行纠错，并输出码字C。本发明所述的抗辐射RS码译码电路，缩小了电路面积、降低了电路功耗，在提高电路性能的同时还增强了电路的可靠性。

关键词：错误位置码字缓存错误图案关键方程搜索模块译码电路抗辐射纠错电路伴随式计算模块错误位置多项式读取错误值多项式数据缓存模块电路功耗电路性能缓存模块求解模块输出码字输出模块求解

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一种截短RS码解码方法

一种截短RS码解码方法

引用

作者：龙光平 214135 江苏省无锡市新吴区菱湖大道200号中国传感网国际创新园E1-301室

本发明涉及芯片技术领域，尤其涉及一种截短RS码解码方法，包括伴随式计算模块、关键方程求解模块、截短码系数计算模块、钱氏搜索模块、错误值多项式计算模块和Forney算法模块。本发明可以不需要将信号补零至完整RS码块，根据实际码块... 详细信息

标准号: CN113904755B

本发明涉及芯片技术领域，尤其涉及一种截短RS码解码方法，包括伴随式计算模块、关键方程求解模块、截短码系数计算模块、钱氏搜索模块、错误值多项式计算模块和Forney算法模块。本发明可以不需要将信号补零至完整RS码块，根据实际码块长度，灵活解码；可以用比较少的硬件资源消耗，得到截短码系数。应用于芯片领域时，可以降低芯片解码性能要求，不需要前级缓存，数据可以实时处理，并且可以降低芯片硬件资源消耗，从而降低芯片面积和功耗。应用于OLT(optical line terminal)时，可以将burst间隔开销压缩到最小，从而提高带宽利用率和吞吐量。

关键词：截短芯片伴随式计算模块缓存错误值多项式系数计算模块芯片技术领域硬件资源消耗带宽利用率解码关键方程计算模块解码性能灵活解码求解模块实时处理搜索模块芯片领域芯片硬件资源消耗面积和补零功耗码块前级吞吐量应用压缩

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一种1024字节的存储系统差错控制模块

一种1024字节的存储系统差错控制模块

引用

作者：赵斌王辉鲁毅 300308 天津市东丽区空港经济区保税路357号

本发明属于存储系统纠错技术领域，具体涉及一种1024字节的存储系统差错控制模块。所述差错控制模块包括：BCH编码模块及BCH解码模块；所述BCH编码模块包括：编码运算单元及编码控制单元；所述BCH解码模块包括：解码运算单元及解码控制... 详细信息

标准号: CN112286716A

本发明属于存储系统纠错技术领域，具体涉及一种1024字节的存储系统差错控制模块。所述差错控制模块包括：BCH编码模块及BCH解码模块；所述BCH编码模块包括：编码运算单元及编码控制单元；所述BCH解码模块包括：解码运算单元及解码控制单元；根据BCH码的解码原理，所述BCH解码单元又包括：伴随式计算模块、错误位置多项式模块、Chien搜索模块以及纠错模块；本发明应用于NAND Flash存储控制器，能够在保持纠错正确性和稳定性的情况下，相比于一般的差错控制系统，具有更大的信息位数据位宽，同时32位流水线设计能够保证差错控制方案的高效性。

关键词：差错控制模块存储系统伴随式计算模块错误位置多项式编码控制单元差错控制系统解码控制单元解码运算单元流水线设计编码运算差错控制解码原理纠错技术纠错模块信息位数高效性纠错应用保证

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一种BCH译码器及其译码方法、ECC系统

一种BCH译码器及其译码方法、ECC系统

引用

作者：王颀李子夫霍宗亮叶甜春 100029 北京市朝阳区北土城西路3号中国科学院微电子研究所

标准号: CN111130568A

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一种基于分数折叠的信号处理器件的实现方法

一种基于分数折叠的信号处理器件的实现方法

引用

作者：林敏刘文文 211800 江苏省南京市浦口区桥林街道步月路29号12幢-504

本发明公开了一种基于分数折叠的信号处理器件的实现方法。该实现方法包括：对x个并行且相同的处理单元以折叠因子为x进行折叠形成一个处理单元，对比折叠后的第二处理模块的运算时间与第一处理模块的运算时间的大小，如大于则进行时钟... 详细信息

标准号: CN112436842A

本发明公开了一种基于分数折叠的信号处理器件的实现方法。该实现方法包括：对x个并行且相同的处理单元以折叠因子为x进行折叠形成一个处理单元，对比折叠后的第二处理模块的运算时间与第一处理模块的运算时间的大小，如大于则进行时钟缩减。本发明的伴随式计算模块、解关键方程模块和陈氏搜索错误估值模块的运算时间匹配，而且几乎没有额外的硬件消耗，能够将解关键方程模块中的并行处理单元折叠到最少，且折叠后的解关键方程模块的运算时间不会超出伴随式计算模块和陈氏搜索错误估值模块的运算时间，这种基于分数折叠的模块间运算时间匹配的方法，具有很好的节省功耗的特点。

关键词：运算折叠解关键方程模块伴随式计算模块处理单元处理模块时间匹配折叠的搜索并行处理单元信号处理器件硬件消耗功耗并行

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一种基于分数折叠的信号处理器件的实现方法

一种基于分数折叠的信号处理器件的实现方法

引用

作者：林敏刘文文 211800 江苏省南京市浦口区桥林街道步月路29号12幢-504

标准号: CN112436842B

关键词：运算折叠解关键方程模块伴随式计算模块处理单元处理模块时间匹配折叠的搜索并行处理单元信号处理器件硬件消耗功耗并行

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