检索结果-内蒙古大学图书馆

计算机辅助设计与图形学学报 2010年第11期22卷 2021-2028,2036页

作者：齐子初刘慧石小兵韩银和中国科学院计算机系统结构重点实验室北京100190 中国科学院计算技术研究所北京100190 中国科学院研究生院北京100049 北京龙芯中科技术服务中心有限公司北京100190

龙芯3号是一款低功耗处理器芯片,要求测试时保持较低功耗.为了解决低功耗测试的问题,对龙芯3号测试功耗进行了细致分析,提出一套考虑测试时间和测试开销的低功耗测试方案,并对整套方案中的各种技术在功耗、面积、时延以及测试时间等方... 详细信息

龙芯3号是一款低功耗处理器芯片,要求测试时保持较低功耗.为了解决低功耗测试的问题,对龙芯3号测试功耗进行了细致分析,提出一套考虑测试时间和测试开销的低功耗测试方案,并对整套方案中的各种技术在功耗、面积、时延以及测试时间等方面进行了详细分析.针对龙芯3号测试功耗主要消耗在逻辑电路的翻转和测试时钟网络上的特点,采用IP级测试分割技术减少逻辑电路和时钟网络的翻转;采用门控时钟对局部扫描触发器进行控制减少单核扫描捕获期间的逻辑翻转,并采用了阻隔门技术、不关心位(X位)填充技术减少单核扫描移位的逻辑翻转.实验结果表明,龙芯3号4核处理器达到了预定小于15W的测试平均功耗需求,单个IP核最大平均功耗降低为6W左右,约是正常功能平均功耗的40%,有效地保证了芯片的测试质量.

关键词：低功耗测试微处理器测试多核微处理器测试基于IP的测试

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集成电路低功耗测试生成器的研究

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中北大学学报（自然科学版） 2011年第6期32卷 775-779页

作者：王义游子毅贵州师范大学物理与电子科学学院贵州贵阳550001

分析了CMOS集成电路的功耗来源,介绍了CMOS集成电路的低功耗测试向量生成器的电路结构.为了减少被测电路内部节点的开关翻转活动率,提高相邻测试向量之间的相关性,研究了随机单输入跳变测试向量生成器和基于可配置二维线性反馈移位寄存... 详细信息

分析了CMOS集成电路的功耗来源,介绍了CMOS集成电路的低功耗测试向量生成器的电路结构.为了减少被测电路内部节点的开关翻转活动率,提高相邻测试向量之间的相关性,研究了随机单输入跳变测试向量生成器和基于可配置二维线性反馈移位寄存器测试向量生成器的实现方案.给出了内建自测试环境下的电路测试结构图,可以在不损失故障覆盖率的前提下,降低被测电路的开关翻转活动率,实现测试期间的低功耗,适合于CMOS集成电路的内建自测试.

关键词：集成电路测试测试向量生成器低功耗测试随机单输入跳变可配置2D-LFSR

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SoC低功耗测试技术和温度意识测试规划研究

SoC低功耗测试技术和温度意识测试规划研究

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作者：曹贝哈尔滨工业大学

学位级别：博士

近年来,系统级芯片(System-on-Chip,SoC)已成为当前研究和应用的主流,随着集成规模和复杂度的日益增大,使得其测试也面临着巨大挑战。SoC由于片上嵌入多个各种芯核,其有限的输入/输出端口资源,连同外部测试设备测试成本、数据通道有限... 详细信息

近年来,系统级芯片(System-on-Chip,SoC)已成为当前研究和应用的主流,随着集成规模和复杂度的日益增大,使得其测试也面临着巨大挑战。SoC由于片上嵌入多个各种芯核,其有限的输入/输出端口资源,连同外部测试设备测试成本、数据通道有限等因素的限制,使得SoC的测试复杂性和测试成本增加。内建自测试(Built-in Self-Test,BIST)技术通过在芯核上集成的逻辑可实现对自身电路的检测,是一种有效解决SoC中嵌入式芯核测试的方案。测试期间电路产生的功耗相比正常工作模式时的功耗要高出几倍,过高的测试功耗会对待测电路产生极大危害,甚至损坏。SoC测试功耗问题已经引起测试领域研究人员的极大关注,降低SoC测试功耗可从芯核级和系统级两个方面考虑。本论文重点研究了芯核级BIST低功耗测试生成技术和SoC系统级温度意识测试规划问题。主要工作包括: (1)研究了低功耗单输入变化(Single Input Changed,SIC)测试序列种子选取算法。SIC测试序列是指连续输入向量间只有一个位码值发生变化,可有效降低CUT内部节点翻转率。而SIC作为低功耗测试序列,在BIST向量生成技术中实现的关键就是SIC序列种子选取,本论文首先在SIC前期理论模型基础上,进一步提炼出SIC序列性质,用以指导SIC序列种子选取算法设计。通常SIC序列种子选取存在故障覆盖率难以保证的问题,本论文提出了两种SIC序列种子选取算法,是基于ATPG测试向量集提取SIC种子向量,种子释放所生成的SIC测试序列在降低待测电路功耗的同时,还可保证等同于ATPG工具的高测试故障覆盖率。首先提出一种新的SIC序列,即序列位码顺序单输入位变化(Sequential Single Input Change,SSIC)的测试序列,对SSIC序列特性进行了深入细致的研究和总结,并将这些序列特性用于指导SSIC序列种子选取算法设计。用于产生SSIC序列的向量发生器是基于简单移位寄存器结构,硬件实现简单。另一种方案是基于常用本原多项式LFSR的SIC序列发生器结构,SIC序列按照本原多项式LFSR所生成M序列的次序进行单输入位跳变,LFSR初始值不同,同一SIC种子产生的SIC序列也不同,因而在选取SIC序列种子过程中协同考虑LFSR的初始值选取,起到进一步优化SIC序列种子数量的目的。 (2) CA作为内建向量发生器在确定型BIST的应用属于CA反向综合问题,难点就是存在大量进化特性违反,本论文对此定义了更适用于CA反向综合的非对称邻居模型,进一步加强解决进化特性违反的能力。通常确定性BIST测试生成技术是基于重播种技术,种子存储需额外的硬件开销,种子释放过程中产生大量冗余向量,导致测试时间及测试功耗增加。本论文提出了两种基于CA的低功耗确定TPG综合算法,采用非对称邻居模型有效解决综合过程中的进化特性违反。两种算法都是采用降低功耗预计算的ATPG向量集进行反向综合,所综合出的CA结构可生成给定低功耗测试集,并保持与ATPG工具相同的高的测试故障覆盖率和短的测试时间。算法一是采用邻域扩展与列交换相结合的技术,为使所综合出的CA结构具有最小硬件成本,采用模拟退火算法进行优化,并通过设定邻域半径阈值对CA单元间线拓扑进行约束。算法二是根据CA中心细胞单元三邻和非对称三邻变化规律,推导出最近邻计算数学矩阵,通过计算寻找满足进化特性的最近的单元连接结构,若当前邻域半径无解,则邻域半径逐一递增,计算新的三邻互联矩阵,直至找到满足进化特性的优化连接结构。在提高算法效率的同时,可有效降低CA硬件成本开销。所提出的基于CA的低功耗确定TPG综合算法,针对低功耗向量集进行操作,不影响原有测试集低功耗特性和故障覆盖率。采用所综合出的基于CA的低功耗确定TPG,给定CA初始向量,即可产生预计算的低功耗测试向量集,并且不含有冗余测试向量,解决了重播种技术中冗余向量所引起的冗余时间与功耗问题。 (3)针对系统级温度意识测试规划技术进行了研究。SoC温度意识测试规划研究主要包含两个方面,一个是规划算法设计,另一个就是系统测试温度评估技术。温度评估技术是温度优化测试规划研究的前提和基础。本文基于数值热传导理论设计温度评估模型。根据芯核之间的空间分布,定义相邻关系矩阵,可快速判断出并行测试芯核之间的布局关系。利用该温度评估模型计算相邻并行测试芯核间由热传导行为产生的热量变化,导入热量与自身热源之和即为所求芯核测试温度,解决了反复调用热仿真工具和常用热RC模型中热导路径需多次构建引起的温度评估过程繁琐的问题,本文温度模型可以快速预测系统测试温度。利用该温度评估模型,本论文提出一种基于遗传算法的温度优化SoC测试规划方案。算法中考虑规划与温度计算的设计需要,定

关键词：低功耗测试内建自测试单输入变化序列细胞自动机数值热传导温度意识测试规划

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数字电路低费用低功耗测试技术研究

数字电路低费用低功耗测试技术研究

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作者：王伟征湖南大学

学位级别：博士

集成电路(IC)产品需要进行测试以保证其产品的良率。近几十年来,随着超大规模集成(VLSI)技术的迅速发展,芯片中晶体管的密度成指数倍增加,IC测试成为半导体工业中最大的挑战之一。作为常见的可测试性设计(DFT)之一,全扫描设计广泛应用... 详细信息

集成电路(IC)产品需要进行测试以保证其产品的良率。近几十年来,随着超大规模集成(VLSI)技术的迅速发展,芯片中晶体管的密度成指数倍增加,IC测试成为半导体工业中最大的挑战之一。作为常见的可测试性设计(DFT)之一,全扫描设计广泛应用于IC测试中。基于全扫描的测试方案提高了电路的可控制性和可观察性,彻底地降低了测试生成的复杂性。然而,该类方案大大延长了测试应用时间,加剧了测试功耗问题。过高的测试费用和测试功耗成为当今IC测试面临的两大主要问题。测试成本与测试数据的存储费用及测试应用时间密切相关。本学位论文着眼于低功耗测试和测试数据压缩两个方面,提出了几种同时优化测试功耗和测试数据量的测试方案。并在规模较大的ISCAS'89和ITC'99基准电路上进行了实验。本文的创新点有： 1.提出了基于轮流扫描捕获的内建自测试(BIST)方法。伪随机测试通常存在测试序列长、功耗大的弊端。在该方法中,每条扫描链被划分成N(N>1)条子链,使用扫描链阻塞技术,同一时刻每条扫描链中只有一条扫描子链活跃,扫描子链轮流进行扫描和捕获。同时,本文提出了一种适用于该方法的线性反馈移位寄存器(LFSR)(?)种子产生算法。在ISCAS'89基准电路上进行的实验表明,我们提出的方法不但降低约N-1/N耗和峰值功耗,而且显著地减少随机测试的测试应用时间和(?)LFSR重播种的种子数。 2.提出了LFSR重播种的压缩环境下基于扫描块编码的测试方案。在分析测试向量中0、1、X的分布规律时,发现测试立方中通常存在很多仅包含一种确定位的长数据块,对于这样的数据块如果能用一个常量值装载相应的扫描片段,测试向量扫描移入期间的跳变数将会大大减少；该测试方案还能够减少经由LFSR重播种生成的确定位的数目,从而大大降低测试功耗和测试数据量。同时提出了一种相应的扫描块重聚类算法,该算法提高了数据块中非跳板块的比例,进一步优化了测试数据量和测试功耗。在ISCAS'89基准电路上使用Mintest测试集进行的实验表明,提出的方法能够减少72%-94%的扫入跳变,并且能获得高达74%-94%的测试压缩率。 3.时延测试中电源噪声严重影响着测试质量。宽边时延测试中,launch功耗应保持在一定的安全阀值以下以便保证待测电路(CUT)的正常操作,而移位(移入和移出)功耗应尽可能地降低。提出了基于线性解压器的压缩环境下修正的基于扫描块编码的测试方案。同时,提出了一种与该测试方案相适应的低捕获功耗和移出功耗的X填充方法。在整合的测试策略里,捕获功耗减少与移出功耗减少具有一定的相关性。实验结果表明该测试策略能够同时减少移位功耗和捕获功耗,而且保持了高的测试压缩率。 4.提出了基于选择性捕获和扫描移位的DFT测试方案。确定位非常稀疏的测试向量能够检测的故障其故障响应往往仅能通过少数几条扫描链观测,同时连续施加的测试向量间可能仅在少数扫描链上存在冲突,在大量扫描链上它们是相容的。提出的方案充分利用了这一事实,用部分扫描链捕获测试响应,在移入一个新的测试向量时,仅为存在冲突的扫描链载入新的数据,这样减少了同时激活的扫描单元数目,从而可以降低测试功耗,另一方面,由于相继施加的测试向量共享了一些扫描链中的测试数据(确定位),因此该方案的编码效率也会得到提高。实验结果表明,在几个较大的ITC'99基准电路上,本方案可以降低50%左右的峰值功耗和80%以上的平均功耗,同时还可以节省20%的需要由线性解压器编码的确定位。

关键词： IC测试内建自测试可测试设计测试数据压缩低功耗测试线性解压器 X填充

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SoC可测性设计中低成本与低功耗测试技术研究

SoC可测性设计中低成本与低功耗测试技术研究

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作者：吴铁彬国防科学技术大学

学位级别：博士

随着集成电路与工艺技术的快速发展,片上系统(System-on-a-Chip, SoC)集成密度与复杂性不断增长,嵌入芯核种类繁多,导致SoC芯片测试数据与测试功耗激增,而各芯核集成在SoC芯片内部,无法通过外部I/O端口对其进行直接访问与控制。同时,So... 详细信息

随着集成电路与工艺技术的快速发展,片上系统(System-on-a-Chip, SoC)集成密度与复杂性不断增长,嵌入芯核种类繁多,导致SoC芯片测试数据与测试功耗激增,而各芯核集成在SoC芯片内部,无法通过外部I/O端口对其进行直接访问与控制。同时,SoC芯片集成规模不断增加,而芯片管脚数有限,导致内嵌芯核测试面临难以控制和观察等诸多难题,需要内建可测性设计(Design for Testability,DFT)逻辑以提高其可控性和可观性,这会引起SoC测试逻辑和测试时间开销增高。过高的测试成本与测试功耗是SoC测试的两大难题,因此,在SoC可测性设计中,研究低成本与低功耗测试技术成为该领域的热点方向。本文以测试逻辑开销、测试数据、测试应用时间和测试功耗为优化目标,分别在并发在线测试BIST结构、测试数据编码压缩和扫描移位测试功耗等几个方面开展SoC可测性设计中低成本与低功耗测试技术研究,主要研究成果和创新性包括以下几点：1) 提出了一种基于多层解码结构改进的并发在线测试BIST结构及其低硬件开销优化方案。针对多层解码逻辑结构的实现特点,研究并提出一种低硬件开销优化方案,包括输入精简、解码结构改进和模拟退火输入重排序三种优化算法。输入精简用于合并确定性测试集中的相容列,精简需要解码的输入数,以降低解码开销;通过将当前解码划分后剩余不足本级分组列数一半的输入直接传输至下一级解码,改进优化分组以删除部分冗余逻辑；而模拟退火输入重排序对待测电路的输入进行排序优化,以降低解码逻辑开销。实验结果表明,优化后解码逻辑开销在特定测试集与ATALANTA工具生成的测试集上可以分别平均降低20.96%和8.38%,测试成本得到有效降低。此外,对基于多层解码逻辑的并发在线测试BIST结构进行改进,在输出端同样采用类似的多层解码结构对输出响应进行解码验证,使得改进后的BIST结构支持内部逻辑不可见IP核的并发在线测试,适用范围更广2) 提出了两种新的基于块融合和相容性的测试数据编码压缩方案BMC和BM-8C。测试数据量与测试应用时间是测试成本的两个主要因素,本文分析了块融合和9C编码压缩特点,基于块融合和相容性,对测试数据进行块划分并融合连续相容数据块后,在融合块问引入反相容、融合块内引入两个半块相容与反相容等特征构造新的编码测试压缩方案BMC。实验结果表明,BMC编码压缩方案可以获得平均高达68.02%的测试压缩率,且相比于现有方案,测试应用时间开销可以平均降低9.37%。同时,进一步结合9C编码压缩特点,引入融合块内各半块能否能被全0或全1填充等特征进行编码压缩构造新的BM-8C编码压缩方案,以进一步提升测试压缩率并减少测试应用时间。实验结果表明,BM-8C编码压缩方案可以平均获得68.14%的测试压缩率,且测试应用时间开销相对BMC方案平均减少0.73%,实现了低成本测试。此外BMC和BM-8C均为测试无关技术,即其解压缩电路与测试数据选取无关,不需要随着预先确定的测试集改变而进行相应修改。3)面向数据块编码压缩方案,提出一种基于混合粒子群算法的块内重排序优化技术。数据块编码压缩效率很大程度上依赖于数据块内排序,不同的块内排序可能会导致同一测试数据块具有不同编码特征,从而对测试压缩率产生影响。本文研究提出一种基于混合粒子群算法改进的块内重排序优化技术,通过优化数据块内排序,使得更多的数据块具有可以被编码压缩成更短码字的特征,从而减少测试数据存储开销,以提升测试压缩率并降低测试应用时间开销。实验结果表明,经块内重排序优化后,BMC和BM-8C编码压缩方案可以分别获得0.38%和0.43%的测试压缩率提升,而测试应用时间开销分别下降0.82%和2.12%,且不会引入新的测试逻辑开销。4) 基于扫描测试划分,提出一种结合Q-D连接选择性重构策略和测试向量重排序算法的扫描移位测试功耗优化方法。扫描测试划分通过将扫描链划分成等长的多个扫描片段以降低测试数据扫描移位长度,进而减少扫描移位引起的扫描单元翻转数,可以有效降低扫描移位测试功耗。本文基于扫描测试划分研究提出一种结合Q-D连接选择性重构策略和测试向量重排序算法的扫描移位测试功耗优化方法,在各扫描链均匀划分成多个扫描片段后,采用Q-D连接选择性重构各扫描片段内相邻扫描单元问的连接方式,减少扫描移位操作引起的扫描单元冗余翻转数,并通过基于蚁群算法改进的测试向量重排序算法优化测试向量间排序,以降低相邻测试向量间的跳变clash数,进一步降低扫描移位测试功耗。实验结果表明,扫描移位测试功耗经优化后在各扫描链划分成4个和10个扫描片段下分别可以平均降低6.39%和7.64%,且提出的优化方法不会对原有测试质量、测试成本以及待测电路的性能造成影响,并适用于所有扫描测试结构。

关键词： SoC测试低成本测试低功耗测试在线测试测试数据压缩扫描测试划分

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扫描位移过程中低功耗测试的设计与实现

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半导体技术 2023年第11期48卷 1012-1019页

作者：李尤鹏纪元法肖有军雷鹏桂林电子科技大学信息与通信学院广西桂林5541004 桂林电子科技大学广西精密导航技术与应用重点实验室广西桂林5541004 卫星导航定位与位置服务国家地方联合工程研究中心广西桂林541004 创意电子(南京)有限公司南京210018

针对扫描位移功耗过高带来的生产成本增加、良率降低的问题,提出采用时钟相位调整技术和逻辑阻隔技术相组合的方式来降低测试功耗。利用布局布线之后的时钟偏差和物理位置等信息对时钟相位进行调整,从而降低峰值功耗;通过寄存器输出端... 详细信息

针对扫描位移功耗过高带来的生产成本增加、良率降低的问题,提出采用时钟相位调整技术和逻辑阻隔技术相组合的方式来降低测试功耗。利用布局布线之后的时钟偏差和物理位置等信息对时钟相位进行调整,从而降低峰值功耗;通过寄存器输出端的扇出数量来决定阻隔逻辑电路插入点,从而降低平均功耗。将该方案应用于实际项目中,从面积、覆盖率、功耗角度分析了时钟相位调整技术和逻辑阻隔技术的特点。结果表明,在面积和覆盖率影响较小的情况下,采用两种技术组合后扫描位移的峰值功耗降低了73.24%,平均功耗降低了6.78%。该方案具有良好的实用性,可为大规模集成电路低功耗可测性设计提供参考。

关键词：扫描测试低功耗测试位移功耗时钟相位调整阻隔逻辑电路

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基于片段间转移的低功耗测试结构研究与实现

基于片段间转移的低功耗测试结构研究与实现

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作者：杨婷湖南大学

学位级别：硕士

集成电路系统复杂度和工艺复杂度的增加,特别是片上系统(SOC)的出现,使得集成电路测试面临越来越多的挑战。在数字电路测试过程中,测试功耗要远远高于正常模式下的功耗。产生这一现象一方面是由于测试向量之间的相关度很小;另一方面是... 详细信息

集成电路系统复杂度和工艺复杂度的增加,特别是片上系统(SOC)的出现,使得集成电路测试面临越来越多的挑战。在数字电路测试过程中,测试功耗要远远高于正常模式下的功耗。产生这一现象一方面是由于测试向量之间的相关度很小;另一方面是因为测试时需要电路中尽可能多的结点发生跳变。由于被测电路可能在测试过程中因功耗过大而被损坏,因此降低测试功耗已成为测试开发的一个重要目标,测试功耗已成为影响数字电路可测试性设计的重要问题。本文首先对数字电路测试技术的方法进行了概述,分析了电路测试功耗产生的原因,并列举了现有可测试性设计中几种降低功耗的方法。接着,对内建自测试(BIST)方法中测试向量生成过程进行了分析,指出采用LFSR做测试产生时所遇到的问题。针对这一问题,在统计分析测试集中有效测试向量分布规律的基础上,提出了基于片段间转移的低功耗BIST策略。该策略通过故障模拟软件去除了测试集中对故障覆盖率没有贡献的无效测试向量,并将剩余的有效测试片段依据测试功耗最低的原则排序后,依次送入被测电路。在该策略的基础上,实现了基于片段间转移的低功耗BIST结构,并结合各组成部分的功能,详细地介绍了该BIST结构在两个阶段的运行过程:有效片断内部生成过程和片断间转移过程。仿真结果显示,采用该低功耗BIST结构避免了大量无效测试向量的运行,降低了测试功耗,减少了测试时间。最后,介绍了一种被测电路自反馈测试的基本思想。针对自反馈测试中存在部分输入不能被反馈这一问题,提出了基于异或的反馈输入生成算法,并通过添加移位寄存器,增加了寻找成功率,降低了硬件代价。仿真数据表明,该算法可以作为自反馈测试的有效补充。

关键词：低功耗测试内建自测试测试片段自反馈测试向量距离

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基于扫描填充低功耗测试技术的研究

基于扫描填充低功耗测试技术的研究

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作者：王岗中国科学院大学

学位级别：硕士

测试是超大规模集成电路VLSI设计中难度最大、费用也最高的一个环节，并且它是唯一一个贯穿于整个集成电路生产和应用全过程的环节。随着芯片集成度的不断发展，测试所占的比重也越来越大，测试的费用可以占到芯片制造成本的50％以上。... 详细信息

测试是超大规模集成电路VLSI设计中难度最大、费用也最高的一个环节，并且它是唯一一个贯穿于整个集成电路生产和应用全过程的环节。随着芯片集成度的不断发展，测试所占的比重也越来越大，测试的费用可以占到芯片制造成本的50％以上。随着科技和时代的发展，移动互联设备得到了广泛的应用，一个重要的问题是电池的供电问题，低功耗设计与测试在其中起着越来越重要的作用，它是决定产品成败的最为关键的因素。通常情况，在测试模式下，测试所需要的功耗要比正常的工作模式下所需的功耗高很多，甚至可以达到正常工作模式时的数倍之多。测试模式下过高的功耗的根本原因是由于电路内部结点的跳变次数过多所导致，从而增加了电路内部的动态功耗的消耗。\n 本文在系统性总结和广泛研究的基础上以基于扫描填充低功耗测试技术为主要研究内容，其中涉及到对集成电路的扫描测试中低功耗设计技术的原因、分类等进行综述、对扫描链的各种填充技术、低功耗的候选测试向量的生成以及选择等方面进行了广泛的研究。本文的主要工作为:\n 本文提出了一种低功耗的扫描填充方法，该方法首选通过多种有效的低功耗的方式来填充由ATPG过程生成的测试立方中的未知位X，生成多个低功耗的候选测试向量集。在生成候选测试向量集的过程中，考虑到随机填充通常具有能够检查电路当中一些被未模型化或者未被检查出来的潜在故障的能力并能在一定程度上提高测试覆盖率，该填充方法根据权重跳变活动的计算过程来选择其中一部分测试立方中的X位进行随机填充，使得在低功耗填充的条件下该方法相对于随机填充时的测试覆盖率相差不会太大，相比其它单纯的非随机化的低功耗扫描填充方法，本文的方法可以在一定程度上提高电路中故障检查能力和测试的覆盖率。同时，在候选测试集的生成过程中，我们同时也对扫描测试当中捕获功耗进行了限制，使得生成的候选测试向量集不违反捕获功耗，对于填充后违反捕获功耗的向量，该方法使用标准信号概率的计算过程计算出改进后的低捕获功耗的优选值来进行填充。对于生成的候选测试向量集，本文使用近似算法当中的集合覆盖问题并结合输出偏差的计算过程，从这些测试向量集当中选择出最佳的测试向量满足以下两个条件:最大的故障覆盖率;最小的功耗消耗。其中，故障覆盖率的选择要优于功耗消耗的选择。本文提到的填充方法是基于软件方面的优化填充过程，无硬件方面的开销问题。

关键词：低功耗测试扫描设计填充技术超大规模集成电路近似算法集合覆盖

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IP核测试访问和扫描链低功耗测试方法研究与实现

IP核测试访问和扫描链低功耗测试方法研究与实现

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作者：邓秋严国防科学技术大学

学位级别：硕士

随着半导体工艺技术的不断进步,集成电路遵循摩尔定律发展,因此电路规模和复杂度均有逐年提高的趋势。面对电路设计上的这些挑战,So C设计方法应运而生。So C方法重用了第三方提供的IP核,因而能大大降低设计的复杂度,提高设计可靠性,缩... 详细信息

随着半导体工艺技术的不断进步,集成电路遵循摩尔定律发展,因此电路规模和复杂度均有逐年提高的趋势。面对电路设计上的这些挑战,So C设计方法应运而生。So C方法重用了第三方提供的IP核,因而能大大降低设计的复杂度,提高设计可靠性,缩短设计时间,逐渐成为集成电路设计的主流。基于IP核重用的So C方法在电路设计上带来便利的同时,也给集成电路可测性设计增加了新的挑战和问题。由于系统内嵌的IP核不断增多,内嵌深度不断加深,严重影响IP核测试访问的透明性,降低了IP核测试覆盖率;集成电路测试时,为了在最短时间内敏化尽可能多的电路故障,向测试电路施加的测试向量相关性很小,导致电路在短时间内翻转次数较高,造成电路测试功耗比正常工作功耗要高好几倍[7]。降低IP核测试功耗是集成电路可测性设计迫切需要解决的一个问题。本文从国内外研究热点出发,从IP核测试访问和扫描链低功耗测试技术这两方面开展了研究。主要的工作和创新点如下:1、对IP核测试标准IEEE Std 1500进行了研究分析,剖析了IEEE Std 1500在工程应用的不足之处;针对工程应用的简化测试控制方式,提出了一种简化的WBR方案。该方案具有针对性地提高IP核测试的可观察性和可控制性的特点。另外,与典型WBR方案相比,简化的WBR方案有效地降低了测试硬件开销。2、实验通过简化的控制方式验证了简化的WBR方案的有效性。实验结果表明,简化的WBR方案能有效提高IP核测试覆盖率6.99%—21.78%,相比典型WBR方案,插入的逻辑门却减少了50%。3、对IP核扫描链测试功耗的产生进行了分析,针对动态功耗产生的特点,提出了一种以扫描单元种类为筛选单位的扫描链部分输出抑制技术;在此基础上,提出了一种通过启发式算法对峰值功耗或平均功耗进行优化的筛选策略。该筛选策略在芯片面积约束下,提供了一种峰值功耗或平均功耗局部最优的筛选方案。4、搭建非定制标准逻辑库单元实现扫描链部分输出抑制技术的实验环境,验证了所提筛选策略的扫描链部分输出抑制技术的有效性。实验结果表明,在芯片面积约束下,相比扫描链输出抑制技术,提供的筛选方案使得测试峰值功耗降低了8.04%—18.09%,平均功耗降低了13.33%—14.70%。

关键词： IP核测试 IEEE Std 1500 WBR 低功耗测试扫描链部分输出抑制技术

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电路故障诊断可测性设计及低功耗测试研究

电路故障诊断可测性设计及低功耗测试研究

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作者：邱航南京航空航天大学

学位级别：硕士

过去几十年集成电路一直按照摩尔定律发展,其每个晶体管的制造成本呈现持续下降趋势,但每个晶体管的测试成本却基本保持不变,因此随着集成度的不断提高集成电路的总测试成本始终呈上升趋势。为了降低测试成本,改变测试成本上升趋势,必... 详细信息

过去几十年集成电路一直按照摩尔定律发展,其每个晶体管的制造成本呈现持续下降趋势,但每个晶体管的测试成本却基本保持不变,因此随着集成度的不断提高集成电路的总测试成本始终呈上升趋势。为了降低测试成本,改变测试成本上升趋势,必须研究新的测试原理和方法,可测试性设计就显得更加重要。本论文首先根据稳态电流的原理,提出了集成电路的故障点确定算法,结合电路的拓扑结构和静态电流信息实现定位,避免了使用故障字典,并且通过仿真结果说明该算法能对多故障电路实现故障诊断。该算法优点在于可以快速、准确地确定故障点,为系统维修争取时间。第二部分首先对最常用的内建自测试(BIST,Built-In Self Test)进行了设计和实现,随后重点研究了近年来的热点问题低功耗测试,低功耗内建自测试是低功耗测试领域较热门的研究方向。本文就当前研究现状对其进行了深入分析和详细分类,并就各种情况下的应用提供了解决方案。各种方案的面积开销、测试效率和功耗都不同,最后以此为基础提出了一种新的低功耗BIST测试向量生成器,该结构通过添加一个线形反馈移位寄存器(LFSR,Linear Feedback Shift Register)的输入端,由选择器对LFSR中测试矢量的生成进行选择,从而跳过对故障覆盖率没有贡献的测试矢量,大大减少了测试矢量长度和测试时间。

关键词：可测性设计故障诊断内建自测试低功耗测试测试生成

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