检索结果-内蒙古大学图书馆

计算机应用 2021年第7期41卷 2156-2160页

作者：张玲邝继顺江西财经大学软件与物联网工程学院南昌330013 湖南大学信息科学与工程学院长沙410082

测试结构设计是集成电路(IC)测试的基础问题也是关键问题,而设计满足当代IC需求的测试结构对降低芯片成本、提高产品质量、增加产品竞争力具有十分重要的意义,为此提出了环形链轮询复用测试端口的测试结构RRR Scan。该结构将扫描触发器... 详细信息

测试结构设计是集成电路(IC)测试的基础问题也是关键问题,而设计满足当代IC需求的测试结构对降低芯片成本、提高产品质量、增加产品竞争力具有十分重要的意义,为此提出了环形链轮询复用测试端口的测试结构RRR Scan。该结构将扫描触发器设计成多个环形链,环形链可工作于隐身模式、循环移位模式和直链扫描模式。循环移位模式实现了测试数据的重用,可减小测试集规模;隐身模式则可缩短测试数据移位路径,大幅降低测试移位功耗,因此该结构是具有数据重用和低功耗性质的通用测试结构。另外,该结构可将物理上相近的扫描单元设置于同一环形链内,布线代价不大。隐身模式使得测试数据的移位路径长度和时延均有所减小。实验结果表明,RRR Scan结构可大幅降低测试移位功耗,对于S13207电路,其移位功耗仅为扫描直链的0.42%。

关键词：集成电路测试可测试性设计扫描结构低功耗测试数据重用

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基于扫描链和ATPG的低功耗可测性设计的研究与实现

基于扫描链和ATPG的低功耗可测性设计的研究与实现

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作者：李佳西安电子科技大学

学位级别：硕士

伴随着半导体工艺制造水平的不断进步,电路复杂度、单位面积管子个数和工作频率的不断提高,电路正常工作时的功耗问题不再是集成电路功耗研究领域的唯一重要关注重点,测试时的功耗也逐渐成为必须考虑的问题。由于在电路测试过程中,通常... 详细信息

伴随着半导体工艺制造水平的不断进步,电路复杂度、单位面积管子个数和工作频率的不断提高,电路正常工作时的功耗问题不再是集成电路功耗研究领域的唯一重要关注重点,测试时的功耗也逐渐成为必须考虑的问题。由于在电路测试过程中,通常会同时激活大部分逻辑,集成电路在测试时的功耗,特别是峰值功耗,会比正常工作时大得多,这将为电路稳定性、可靠性、测试质量和制造成本等方面带来许多问题。因此,在集成电路的设计和制造阶段如何实现低功耗测试日益重要。在集成电路测试过程中,扫描路径测试结构能够显著提高电路节点的可控性和可测性,被广泛应用。针对上述情况,论文首先对扫描测试过程中的各类功耗、扫描单元(Scan Cell)、扫描链(Scan Chain)、自动测试向量生成(ATPG)过程和测试向量等内容进行了研究。然后,从扫描链和ATPG角度,主要考虑峰值功耗,提出了针对扫描移位过程和扫描捕获过程的低功耗优化方案。最后,使用一种IP核,创建相应扫描链和EDT电路等,在完成基于Primetime PX的功耗仿真环境搭建以后,实现优化方案,分析仿真数据,得到了一定结果。主要的工作和创新之处如下:(1)对于扫描移位过程中,扫描单元和电路功能逻辑中的大量节点会发生翻转,并且持续时间较长,易导致移位功耗占总测试功耗相当大的比例的问题,论文提出了针对扫描移位过程的低功耗优化方案。在实际测试的过程中,需要首先对插入的扫描链结构本身进行测试。一般情况下,当一个IP核被分为多个模块时,插入的扫描链会贯穿并连通所有模块,因而测试过程会产生较大的测试功耗。论文通过给每个模块增加移位时钟控制模块的方案,分块测试,在解决电路结构变化带来的仿真不匹配问题以后,峰值功耗取得约21.74%的优化,平均功耗也有所降低。在针对功能电路的测试过程中,为降低移位过程中同时翻转的电路单元数目,论文提出了错峰测试和在EDT电路中增加低功耗逻辑对测试向量进行优化的方案。通过错峰测试,同时翻转的电路单元被区分开,峰值功耗最大时优化了15.60%。通过低功耗逻辑给无关位指定固定数值,优化测试向量,峰值功耗最高达到17.88%的优化。(2)当集成电路规模较大时,捕获过程也会产生较大的测试功耗。论文提出一种对IP核内部模块中不同电路的测试响应分时捕获的方案。针对捕获时钟的不同来源,通过配置不同的测试向量生成环境,调整捕获时刻,捕获过程的峰值功耗达到了最高12.20%的优化。对于单个时钟控制电路的测试响应捕获过程,论文提出了借助EDT电路进行测试向量控制与筛选的方案。通过借助门控时钟单元产生测试向量和借助EDA工具进行测试向量筛选,捕获过程中的峰值功耗最高可优化79.13%。此时的优化效果与电路结构密切相关。(3)对比优化前后的功耗数据,并结合测试向量的数量、测试覆盖率、信号翻转率、扫描结构和IP核电路结构,论文对每种方案的优劣进行了讨论。论文提出的优化方案均具备较好的实用性和可拓展性,能够对集成电路测试过程中扫描移位和捕获时的功耗,特别是峰值功耗,在一定程度上有所优化。

关键词：扫描测试低功耗测试自动测试向量生成扫描移位扫描捕获峰值功耗

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SoC测试优化及其应用技术研究

SoC测试优化及其应用技术研究

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作者：向刚哈尔滨工业大学

学位级别：硕士

微电子技术的飞速发展使系统芯片(SoC, System-on-a-Chip)的出现成为可能。尽管IP(Intellectual Property)复用的设计技术能加快SoC的设计过程,但随着单个芯片上集成IP核数目的增多,SoC的规模、复杂度直线上升,导致SoC测试面临愈来愈大... 详细信息

微电子技术的飞速发展使系统芯片(SoC, System-on-a-Chip)的出现成为可能。尽管IP(Intellectual Property)复用的设计技术能加快SoC的设计过程,但随着单个芯片上集成IP核数目的增多,SoC的规模、复杂度直线上升,导致SoC测试面临愈来愈大的挑战。本文对当前SoC测试中存在的问题进行分析,重点针对测试访问困难、测试数据量大和测试功耗高这三个关键问题进行研究,提出多种SoC测试优化技术。针对IP核测试访问困难的问题,本文在研究IP核测试标准——IEEE 1500的基础上,设计了一种IP核测试封装。该测试封装不仅能够实现对IP核的各种测试,而且降低对IP核的访问难度。研究测试数据压缩技术。内容包括:(1)针对目前大多数编码方法只对0游程进行压缩,并且对无关位赋值效率不高的现状,本文提出了一种基于可变前缀的双游程编码压缩技术。该方法将测试数据划分为交替出现的0游程和1游程,并同时对0游程和1游程编码。利用动态规划算法对无关位赋值,从而进一步提高压缩效率。(2)分析基于固定长度索引字典的压缩方法的缺点,提出一种基于变长度索引和位掩码的字典的测试数据压缩算法。该方法主要分为三步:首先,借鉴统计编码的思想,采用变长度索引代替固定长度索引;其次,为了使团划分效果更好,引入位掩码技术;最后,对于和条目不相容的测试片段,采用编码方法对其进一步压缩。实验结果表明,与其它同类型压缩算法相比,本文提出的两种测试数据压缩方法能够利用较小的硬件开销,获得更高的压缩效率。研究低功耗测试技术。本文提出一种低功耗的IP核测试封装边界单元。该边界单元在典型的测试封装边界单元上添加一个CMOS传输门,有效消除了测试过程中扫描移位对被测IP核的影响,降低了由于激励移入而产生的动态功耗。另外,在分析测试功耗产生原因的基础上,本文探讨了一种基于扫描变换和时钟禁止的低功耗测试方法。实验结果表明,该低功耗方法可以降低扫描测试中触发器的无用跳变次数,进而降低扫描测试功耗。

关键词： SoC测试可测性设计测试封装测试数据压缩低功耗测试

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基于折叠计数器的集成电路低功耗BIST研究

基于折叠计数器的集成电路低功耗BIST研究

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作者：胡志国合肥工业大学

学位级别：硕士

BIST为复杂电路的测试提供了一种很有前途的解决方案,但由于本身存在的特点,致使电路在测试过程中出现新的问题——测试功耗过高。特别是针对有功耗约束的电路,这种问题就更加突出。过高的测试功耗不但影响电路性能的可靠性,甚至会使电... 详细信息

BIST为复杂电路的测试提供了一种很有前途的解决方案,但由于本身存在的特点,致使电路在测试过程中出现新的问题——测试功耗过高。特别是针对有功耗约束的电路,这种问题就更加突出。过高的测试功耗不但影响电路性能的可靠性,甚至会使电路的成品率下降。因此,低功耗BIST测试已成为研究中的热点问题,本论文主要研究混合BIST低功耗测试方法,以及将功耗和编码二者结合的完全确定性低功耗测试方法。其中主要内容如下: 1 低功耗BIST方法的概述:列举了当前各种低功耗BIST测试方案,分析了各自的特点,并对他们进行了分类说明。 2 提出了一种混合BIST低功耗测试方案:根据混合BIST测试方案的特点,利用门控时钟测试方法实现了混合BIST中伪随机低功耗测试;在确定性测试中利用加载到CUT上折叠序列的特点,调整加载折叠序列的顺序,改善相邻序列之间的相关性,显著减少了测试过程中电路上的跳变数值,从而大大降低了测试功耗。 3 完全确定性BIST低功耗测试方案研究:针对电路完全确定性测试集的特征,结合LFSR和折叠压缩双重编码方案,完成对完全确定性测试集的编码,并将编码之后获得的折叠种子存储在被测电路ROM中或者是自动测试设备存储单元中。实验数据表明,本方案的编码效果比连续长度编码方案更好,且解压逻辑结构更加简单。当对折叠种子进行解压时,调整生成测试向量之间的顺序,确保相邻向量之间的高相关性,从而避免了电路在测试过程中产生过多的开关活动,因此保证了测试是在低功耗下完成的。

关键词：内建自测试编码低功耗测试折叠种子

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基于计数器的随机单输入跳变测试序列生成

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微型机与应用 2010年第14期29卷 82-84页

作者：梁蓓杨健王义贵州大学理学院贵州贵阳550025 贵州师范大学物理与电子科学学院贵州贵阳550001

分析了CMOS逻辑电路的功耗来源,对低功耗内建自测试技术进行了研究。为了减少被测电路内部节点的开关翻转活动率,提高测试向量之间的相关性,研究了随机单输入跳变测试生成序列,可以在不损失故障覆盖率的前提下,降低被测电路的开关翻转... 详细信息

分析了CMOS逻辑电路的功耗来源,对低功耗内建自测试技术进行了研究。为了减少被测电路内部节点的开关翻转活动率,提高测试向量之间的相关性,研究了随机单输入跳变测试生成序列,可以在不损失故障覆盖率的前提下,降低被测电路的开关翻转活动率,实现测试期间的低功耗,特别适合于数字集成电路的内建自测试。

关键词：集成电路测试内建自测试测试矢量生成器低功耗测试矢量跳变

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功耗限制下RTL数据通路非扫描BIST方法的延时分析

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计算技术与自动化 2006年第3期25卷 54-57页

作者：尤志强张大方湖南大学软件学院湖南长沙410082

可测性设计(DFT)方法广泛应用于数字电路测试中.通过添加测试硬件,用来降低测试的复杂性。但添加测试硬件后,往往会引起电路的延时变大,从而降低电路的性能,甚至引起延时故障。针对寄存器传输级(RTL)数据通路,文献[1]提出了两种功耗限... 详细信息

可测性设计(DFT)方法广泛应用于数字电路测试中.通过添加测试硬件,用来降低测试的复杂性。但添加测试硬件后,往往会引起电路的延时变大,从而降低电路的性能,甚至引起延时故障。针对寄存器传输级(RTL)数据通路,文献[1]提出了两种功耗限制下非扫描内建自测试(BIST)方法。跟以前的方法相比较,这两个方法取得较短的测试应用时间和较低的测试硬件开销。本文对这两个方法对电路延时的影响进行分析。实验结果表明,在保持同样的测试应用时间和测试硬件开销的前提下,电路的延时有稍微增加。

关键词：可测性设计 RTL数据通路内建自测试延时开销低功耗测试

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面向低功耗BIST的VLSI可测性设计技术

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电子器件 2002年第1期25卷 101-104页

作者：宋慧滨史又华东南大学

随着手持设备的兴起和芯片对晶片测试越来越高的要求 ,内建自测试的功耗问题引起了越来越多人的关注。本文对目前内建自测试的可测性设计技术进行了分析并对低功耗的 VL SI可测性设计技术的可行性和不足分别进行了探讨。在文章的最后简... 详细信息

随着手持设备的兴起和芯片对晶片测试越来越高的要求 ,内建自测试的功耗问题引起了越来越多人的关注。本文对目前内建自测试的可测性设计技术进行了分析并对低功耗的 VL SI可测性设计技术的可行性和不足分别进行了探讨。在文章的最后简单介绍了笔者最近提出的一种低功耗

关键词：低功耗测试内建自测试故障覆盖率 VLSI 集成电路可测性设计

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一种基于TSP问题的扫描链阻塞技术低费用测试方法

一种基于TSP问题的扫描链阻塞技术低费用测试方法

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第十三届全国容错计算学术会议

作者：江招生尤志强张大方邝继顺湖南大学软件学院，长沙 410082 湖南大学计算机与通信学院，长沙 410082

在扫描链阻塞技术中，在扫描测试的任意时刻仅有一个子扫描链活跃，电路的平均功耗，总功耗和峰值功耗都显著降低。但对有些电路，此方法的测试应用时间增加。经过初步研究，我们发现如果充分利用测试向量之间的相容性能显著的降低测试... 详细信息

在扫描链阻塞技术中，在扫描测试的任意时刻仅有一个子扫描链活跃，电路的平均功耗，总功耗和峰值功耗都显著降低。但对有些电路，此方法的测试应用时间增加。经过初步研究，我们发现如果充分利用测试向量之间的相容性能显著的降低测试应用时间，求最小的测试应用时间问题等价于TSP问题．实验结果表明，我们的方法能有效地降低测试应用时间。

关键词：可测试设计全扫描测试低功耗测试扫描链阻塞 TSP问题

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基于低功耗SIC序列模型的种子向量选取算法

基于低功耗SIC序列模型的种子向量选取算法

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第十届中国计算机图形学大会暨第十八届全国计算机辅助设计与图形学会会议

作者：曹贝温殿忠王永生周彬黑龙江大学电子科学与技术博士后流动站哈尔滨中国 150080 黑龙江大学寒区传感技术与系统培育省部共建教育部重点实验室哈尔滨中国 150080 哈尔滨工业大学微电子中心哈尔滨中国 150001

单输入变化(SIC)序列可有效降低数字集成电路中待测电路内部节点翻转率.因此,在确定内建自测试技术中,SIC可作为低功耗序列.SIC序列生成技术的关键是SIC序列种子选取.本文通过建立SIC序列理论模型,进一步提炼出SIC序列性质,用以指导SIC... 详细信息

单输入变化(SIC)序列可有效降低数字集成电路中待测电路内部节点翻转率.因此,在确定内建自测试技术中,SIC可作为低功耗序列.SIC序列生成技术的关键是SIC序列种子选取.本文通过建立SIC序列理论模型,进一步提炼出SIC序列性质,用以指导SIC序列种子向量选取算法的设计.采用模拟退火算法进行SIC序列和LFSR种子向量协同选取,以优化SIC种子向量数量.采用ISCAS' 85与ISCAS' 89基准电路进行实验,实验结果表明本文方案可有效减少SIC种子数量,SIC种子释放所生成的测试向量集在降低待测电路功耗的同时,还可保证高的测试故障覆盖率.

关键词：低功耗测试内建自测试确定测试单输入变化序列

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一种基于扫描子链轮流扫描捕获的低费用BIST方法

一种基于扫描子链轮流扫描捕获的低费用BIST方法

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第六届中国测试学术会议

作者：王伟征邝继顺尤志强刘鹏湖南大学计算机与通信学院湖南大学计软件学院

伪随机测试通常存在测试序列长、功耗大的弊端.本文提出了一种基于轮流扫描捕获的BIST方案.在该方案中,每条扫描链被划分成N(N>1)条子链,使用扫描链阻塞技术,同一时刻每条扫描链中只有一条扫描子链活跃,扫描子链轮流进行扫描和捕获.... 详细信息

伪随机测试通常存在测试序列长、功耗大的弊端.本文提出了一种基于轮流扫描捕获的BIST方案.在该方案中,每条扫描链被划分成N(N>1)条子链,使用扫描链阻塞技术,同一时刻每条扫描链中只有一条扫描子链活跃,扫描子链轮流进行扫描和捕获.同时,本文提出了一种适用于该结构的LFSR种子产生算法.在ISCAS'89基准电路上进行的实验表明,我们提出的方案不但降低约(N-1)/N的平均功耗和峰值功耗,而且显著地减少随机测试的测试应用时间和LFSR重播种的种子存储量.

关键词：内建自测试全扫描测试可测性设计低功耗测试低成本测试 LFSR重播种

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