检索结果-内蒙古大学图书馆

作者：拜福君 710075 陕西省西安市高新6路38号腾飞创新中心A座4层

本发明提供一种基于同步静态随机存储器IP的异步静态随机存储器；由一个异步控制电路和若干同步静态随机存储器IP组成。异步控制电路产生内部时钟信号对若干同步静态随机存储器IP进行触发，异步控制电路也负责将地址等其他信号进行缓冲... 详细信息

标准号: CN103065672B

本发明提供一种基于同步静态随机存储器IP的异步静态随机存储器；由一个异步控制电路和若干同步静态随机存储器IP组成。异步控制电路产生内部时钟信号对若干同步静态随机存储器IP进行触发，异步控制电路也负责将地址等其他信号进行缓冲并发送给被选中的同步静态随机存储器。由于同步静态随机存储器IP是集成电路工艺线最基础的IP之一，本发明以成熟的同步静态随机存储器IP为基础，只需要增加一个异步控制电路就能够完成一个异步静态随机存储器，相比于传统的全定制设计流程和方法，具有设计周期短的优点。

关键词：同步静态随机存储器异步控制电路静态随机存储器集成电路工艺内部时钟信号全定制设计其他信号设计周期触发缓冲一种并发送给成熟进行产生组成完成需要

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高能效无线传感节点芯片关键技术研究与实现

高能效无线传感节点芯片关键技术研究与实现

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作者：李毅复旦大学

学位级别：博士

近些年,随着现代社会的不断发展以及全球人口老龄化的加剧,传统的医疗服务模式遇到了不少挑战。新颖的无线体域网技术给医生和患者提供了极大地便利,其不仅提升了医疗服务质量,还相对降低了医疗支出。无线体域网的实时性和准确性、长程... 详细信息

近些年,随着现代社会的不断发展以及全球人口老龄化的加剧,传统的医疗服务模式遇到了不少挑战。新颖的无线体域网技术给医生和患者提供了极大地便利,其不仅提升了医疗服务质量,还相对降低了医疗支出。无线体域网的实时性和准确性、长程性、便捷性以及低成本性都要求无线传感节点芯片必须实现低成本制造、低功耗运行。然而,无线传感节点芯片在低功耗实现方面面临着诸多问题和挑战。首先,处理低频信号时芯片能效非常低,如何提高和实现低频生物信号处理的能效是我们遇到的第一个挑战。接着,射频发送功耗占据了无线传感节点的主要功耗,如何花费较少的能量来压缩射频模块传送的数据量,从而使得总功耗降低是我们遇到的另一个挑战。最后,传统的片上存储器在低电压下无法正常工作,如何设计低电压运行的高能效无线传感节点片上存储器也是重要挑战。针对这些问题,本论文对低功耗高能效无线体传感节点芯片技术做了深入的分析和研究,有如下创新成果：第一,提出了可配置串并度的芯片功耗优化策略,有效地降低了芯片处理低频生物信号的功耗。该策略针对生物信号的低频特点,提出了通过调整不同计算串并度,获得最优功耗的方法。测试结果表明,芯片采用该策略可使相关部分能耗最大可减少90%以上。第二,设计和实现了异步流水的压缩感知编码器,达到了低功耗低成本的数据压缩目的。设计首次将压缩感知算法用准延时不敏感电路映射成硬件,并采用了双轨全异步存储器。该编码器采用全定制设计方法实现,芯片最低电压可达240mV,使压缩电路能耗降低33.3%,实现心电信号压缩比7.5。第三,设计和实现了低电压高能效片上存储器,其能效指标具有显著的领先优势。该设计提出了高能效的读字线共享技术和双复制位线延时技术,同时采用了全静态读电路和非最小沟道长度存储单元等技术。芯片测试表明,最低工作电压320mV,每操作功耗为0.94pJ,其归一化能耗低了25%。最后,本论文关于未来高能效无线传感节点芯片提出了三点工作展望,首先,建立无线传感节点的精确功耗模型,使节点的功耗达到最优化。第二,模拟电路实现压缩感知算法,使采样和压缩过程融为一体,进一步降低实现成本和功耗成本。第三。采用诸如MEM relay的新型低漏电器件,降低芯片的静态功耗,提升设计能效。

关键词：无线体域网无线传感节点医疗电子高能效存储器压缩感知异步电路亚阈值生物信号处理全定制设计

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基于0.18μm CMOS工艺的14Bit 1GHz DAC电路设计

基于0.18μm CMOS工艺的14Bit 1GHz DAC电路设计

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作者：张涛东南大学

学位级别：硕士

随着数字信号处理技术的快速发展，使其在高分辨率图像/视频处理、数字采集及通讯等方面得到了广泛应用，市场对于标准CMOS工艺设计制造的高性能数模转换器(DAC)的需求越来越迫切。高性能数模转换器逐渐向射频端发展，使整机的设计得到... 详细信息

随着数字信号处理技术的快速发展，使其在高分辨率图像/视频处理、数字采集及通讯等方面得到了广泛应用，市场对于标准CMOS工艺设计制造的高性能数模转换器(DAC)的需求越来越迫切。高性能数模转换器逐渐向射频端发展，使整机的设计得到极大简化，其在军用装备和民用消费电子都具有很大的市场前景。\n 本文详细分析和论述了数模转换器的类型、基本原理、构架及主要参数，并在此基础上完成了一种分段电流舵型数模转换器的设计。本文重点分析了Ⅴ-Ⅰ转换器、电流源阵列等关键模块的结构、功能及仿真情况，并完成了最终流片和电路测试。电路采用全定制设计流程，采用SMIC0.18μm1P6M数模混合CMOS工艺加工制造，电路最高工作频率1GHz，最大功耗≤320mW，DNL≤0.8LSB，INL≤1.5LSB，芯片面积2.66×2.54mm2，电路经测试及上机试用，各项技术指标达到设计要求。\n 本课题相关研究成果具有较强的通用性，不仅对数模转换器的设计与开发工作有借鉴意义，而且对其它类型的深亚微米数模混合电路的设计也具有一定参考价值。

关键词：数模转换器电流舵电流源阵列数字信号处理全定制设计

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纳米GHz级CAM全定制设计

纳米GHz级CAM全定制设计

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作者：张甲兴国防科学技术大学

学位级别：硕士

微处理器内核关键路径上TLB由Data阵列和Tag阵列组成。Data阵列由SRAM实现,而Tag阵列通常由CAM实现。CAM通过并行快速匹配支持TLB加速虚实地址转换。因此,CAM的速度对微处理器性能产生深远影响。采用全定制方法设计的CAM速度快、面积小... 详细信息

微处理器内核关键路径上TLB由Data阵列和Tag阵列组成。Data阵列由SRAM实现,而Tag阵列通常由CAM实现。CAM通过并行快速匹配支持TLB加速虚实地址转换。因此,CAM的速度对微处理器性能产生深远影响。采用全定制方法设计的CAM速度快、面积小,具有广泛的应用价值和重要的实践意义。本文的主要贡献和创新点有: 优化了双匹配线结构设计。将分级匹配线的思想引入双匹配线结构,与原有结构相比,匹配操作获得更快的速度; 优化了译码器设计。用两3-8译码器实现一个6-64译码器,两3-8译码进行预译码,并且实现的6-64译码器采用分割字线的方式两边驱动字线,均衡字线负载,提高译码速度; 全定制实现了满足TLB性能要求的高速CAM。CAM的读和写操作在时钟正周期进行地址译码,时钟负周期进行测试读和数据写;匹配操作在时钟正周期进行。版图后模拟结果表明,最差情况下,读操作时间为688ps,写操作时间为645ps,匹配操作时间为382ps;版图面积0.11mm2。本文还基于65纳米CMOS工艺,研究了CAM位单元的容软错技术,提出了两种具有容软错功能的CAM位单元,实验表明这两种CAM位单元具有较强的容软错效果。

关键词： TLB CAM 全定制设计双匹配线结构单粒子翻转软错误

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数据TLB的全定制设计与实现

数据TLB的全定制设计与实现

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作者：马蕊国防科学技术大学

学位级别：硕士

地址变换缓冲器TLB(Translate Look-aside Buffer)加快了处理器中虚拟地址向物理地址的转换,但地址映射过程往往处于关键路径上。因此高性能处理器必须通过优化TLB的性能,才能使地址变换的延迟满足系统高速访存的要求。本课题的主要目... 详细信息

地址变换缓冲器TLB(Translate Look-aside Buffer)加快了处理器中虚拟地址向物理地址的转换,但地址映射过程往往处于关键路径上。因此高性能处理器必须通过优化TLB的性能,才能使地址变换的延迟满足系统高速访存的要求。本课题的主要目的就是探讨如何提高TLB的虚实地址转换速度。本文深入研究了高性能TLB的全定制设计理论和方法。文章从部件的算法、逻辑结构、电路参数、物理版图多个层次进行设计优化,在65nm CMOS工艺下实现了满足X处理器性能要求的一款高性能数据TLB。本文的主要贡献和创新点包括以下三点: 全定制实现了TLB主要功能模块——RAM阵列。不同于X处理器其他存储部件常用的6管单元,本文中的RAM阵列采用了8管存储单元,提高稳定性的同时简化了读写端口设计;并且精心设计了阵列的读出电路,极大的缩短了读出时间。采用伪LRU算法实现TLB的替换策略并详细设计了硬件电路——写地址生成逻辑。在TLB电路(包括各种控制逻辑)设计过程中,通过增加硬件开销和进行布尔等价两种方法对电路进行了延时优化,提高了TLB整体性能。有机的结合了CAM、RAM等其他功能模块,完成了TLB整体电路设计和版图绘制工作,并且满足在单时钟周期内执行匹配、读写操作的系统设计要求。 TLB最终版图面积为0.243mm2,版图后HSPICE模拟结果表明:在最差情况下,在TLB主要工作模式(匹配操作)下,延时为677ps;达到设计目标。

关键词：全定制设计 TLB CAM RAM 替换策略地址转换

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基于65nm工艺X处理器高速寄存器文件的全定制设计与实现

基于65nm工艺X处理器高速寄存器文件的全定制设计与实现

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作者：熊凯国防科学技术大学

学位级别：硕士

随着处理器主频的不断提升,其性能瓶颈已经转移到了存储部件和I/O接口部件。寄存器文件作为微处理器内核的关键部件,处于存储层次的顶层,是访问速度要求最高的存储部件。因此,高速寄存器文件的设计对处理器的性能提升具有重要意义。X微... 详细信息

随着处理器主频的不断提升,其性能瓶颈已经转移到了存储部件和I/O接口部件。寄存器文件作为微处理器内核的关键部件,处于存储层次的顶层,是访问速度要求最高的存储部件。因此,高速寄存器文件的设计对处理器的性能提升具有重要意义。X微处理器是一款64位多核多线程的高性能微处理器,同时也是一款非常优秀的浮点处理器,其浮点寄存器文件的频率要求较高,规模较大,是整个微处理器设计的一个重点。鉴于目前半定制单元库中的寄存器文件性能难以满足设计要求,因此对其进行全定制设计。本文在65nm CMOS工艺下实现了一款2读2写端口,支持多线程的浮点寄存器文件,其规模为256字×78位。最差情况下的模拟结果表明:读出延时约为383ps,写入延时约为287ps,时钟频率可以达到2GHz。相比基于标准单元的半定制综合结果,时钟频率由1GHz提高到2GHz,优化了约1倍;面积由732857μm2缩小到400000μm2以下,优化了约45%;同时由于门控电源的应用,在功耗方面也有较大的改善,均达到了设计目标。本文设计从高速度与低功耗的角度出发,针对影响寄存器文件速度的主要因素进行了优化,同时对低功耗设计技术的方面也进行了应用,主要创新点如下: 1.结合该浮点寄存器文件容量较大且支持多线程的特点,采用8线程并行读出后再进行选择的策略,有效的减小了关键路径的延时和总功耗。 2.由于该寄存器文件共有256字,采用两级译码结构来并行实现8-256的译码,可以加快读写译码的速度,进而提高整个电路的性能。 3.采用快速的动态地址比较电路来解决读写冲突的问题,若同一周期对同一浮点寄存器文件进行读写操作则只响应写操作。 4.将门控电源技术应用于该存储阵列,可以使整个电路降低大约59%的待机功耗和12%的工作功耗,达到了低功耗的设计目标。

关键词：浮点寄存器文件全定制设计多核多线程门控电源模拟验证

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一款FPGA可编程逻辑块的全定制设计

一款FPGA可编程逻辑块的全定制设计

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作者：刘宇峥西安电子科技大学

学位级别：硕士

可编程逻辑块是FPGA可以通过配置实现各种数字电路结构的核心器件。其设计的优劣直接影响着FPGA实现具体设计的性能及FPGA芯片可以承载的最大系统级晶体管数。因此,在FPGA芯片设计中,可编程逻辑块的设计是最关键的环节。本文使用130nm... 详细信息

可编程逻辑块是FPGA可以通过配置实现各种数字电路结构的核心器件。其设计的优劣直接影响着FPGA实现具体设计的性能及FPGA芯片可以承载的最大系统级晶体管数。因此,在FPGA芯片设计中,可编程逻辑块的设计是最关键的环节。本文使用130nm工艺设计了一款适用于1000万系统门FPGA的可编程逻辑块。根据从顶到底的全定制设计方法,首先利用实验法及CAD工具完成了总体结构初步设计,然后根据各模块的可配置的功能特点结合可实现电路的基本形式,完成了电路的手工搭建工作,并且利用Elmore线性模型及Logic effort方法完成速度的优化及晶体管尺寸的确定,最后根据总体结构及面积的大小进行了版图规划,并对所设计的模块进行功耗评估、仿真验证、速度性能对比等。设计完成的可编程逻辑块,独有一条快速的查找表输出路径,提高了查找表独立使用时的速度,与Xilinx VirtexII相比该路径速度提升了接近10%;另外加入了一条快速进位路径,提高了FPGA实现加法器的性能;所设计的可配置存储单元可以根据配置成为同步/异步的锁存器/D触发器,提高了存储单元的多变性,并且利用低功耗工艺,使可编程逻辑块的静态电流约降低为441.46nA,从而整体降低以此模块实现的FPGA芯片的静态功耗。所设计的可编程逻辑块可实现1000万系统门的FPGA芯片,并通过MPW流片验证该模块查找表、可编程存储器、进位链等功能的正确性。

关键词：可编程逻辑块全定制设计 FPGA 查找表

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支持多线程并行的整数寄存器文件全定制设计

支持多线程并行的整数寄存器文件全定制设计

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作者：肖伟国防科学技术大学

学位级别：硕士

微处理器诞生至今,寄存器文件作为其内核关键部件,往往需要快速的读写访问速度；而且随着高端微处理器向着多线程、寄存器窗口技术方向发展,寄存器文件也要支持这些技术,因此实现支持多线程并行寄存器文件的高速读写成了当前研究的一个... 详细信息

微处理器诞生至今,寄存器文件作为其内核关键部件,往往需要快速的读写访问速度；而且随着高端微处理器向着多线程、寄存器窗口技术方向发展,寄存器文件也要支持这些技术,因此实现支持多线程并行寄存器文件的高速读写成了当前研究的一个难题。X处理器是一款64位多核多线程的高性能微处理器,其整数寄存器文件的频率较高,规模较大,端口较多,是项目中的一个重点和难点。鉴于目前基于标准单元的半定制设计的速度难以满足设计要求,因此对其进行全定制设计。该高速寄存器文件的设计和实现具有重要的理论研究意义和工程实用价值。本文在65nm CMOS工艺下设计了一款支持多线程并行的高性能整数寄存器文件,它有3个读端口和2个写端口,128字×72位。典型情况下模拟结果表明：读出延时小于650ps,写入延时小于580ps。与基于标准单元的半定制综合结果相比,最大访问时间由875ps下降到650ps以内,优化了约35%；面积由130284μm2缩小到106790μm2以内,优化了约22%,两者均达到了设计目标。本文研究的主要内容包括：》为实现支持4线程并行,采用了两级寄存器窗口结构,存储阵列中采用了分组和位线复用的设计方法,设计出支持X处理器体系结构的多线程存储体结构；》高速寄存器文件的全定制电路设计,对电路结构进行了合理的改进使得电路能够快速有效的工作,且节省了大量的面积和功耗开销,设计的动态多米诺译码电路和单端灵敏放大器等等这些措施既缩小了电路规模,又减小了功耗；》完成了Active窗口寄存器文件的全定制版图设计,对版图进行了布局优化,改善了电路的工作性能。

关键词：整数寄存器文件全定制设计高速电路设计多线程并行

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YHFT-DX处理器全定制EDA技术的开发与应用

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国防科技大学学报 2013年第1期35卷 151-154页

作者：李振涛刘尧陈书明徐庆光付志刚国防科技大学计算机学院湖南长沙410073

在YHFT-DX处理器的研制中,研究并实现了多项支撑全定制设计的EDA技术。针对全定制设计的功能验证,研究并实现了层次式功能模型自动提取技术,能够将晶体管级网表转化为等效的RTL级网表。研究并实现了晶体管级混合时序分析方法,可自动分... 详细信息

在YHFT-DX处理器的研制中,研究并实现了多项支撑全定制设计的EDA技术。针对全定制设计的功能验证,研究并实现了层次式功能模型自动提取技术,能够将晶体管级网表转化为等效的RTL级网表。研究并实现了晶体管级混合时序分析方法,可自动分析全定制设计的延时,并采用多线程并行的方法获得了约10倍左右的速度提升。为提高模拟结果分析的效率,开发了一个延时提取的工具Aimeasure。开发了两个信号完整性分析工具PNVisual和NoiseSpy,分别用于全定制设计的IR-Drop分析和噪声分析。上述技术已在YHFT-DX处理器的设计中得到了广泛应用,有效提高了全定制设计的效率与质量。

关键词：全定制设计功能验证时序分析 IR-Drop 噪声分析

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VICEM YACHTS 97出售并交付美国

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游艇业 2014年第5期 21-21页

土耳其豪华经典动力艇制造商Vicem，近期宣布其售出并交付了最新下水的Vicem 97巡航型游艇。该游艇于2014年3月底售出．随后前往交付地点美国佛罗里达。Vicem 97 Cruiser（巡航者）是一腔运用现代制造工艺纯手工打造而成的大型游艇。是V... 详细信息

土耳其豪华经典动力艇制造商Vicem，近期宣布其售出并交付了最新下水的Vicem 97巡航型游艇。该游艇于2014年3月底售出．随后前往交付地点美国佛罗里达。Vicem 97 Cruiser（巡航者）是一腔运用现代制造工艺纯手工打造而成的大型游艇。是Vicem Vintage系列继Vicem 107后的最新旗舰。采用全定制设计．在美学、性能、空间上都有良好表现。值得一提的，Vicem 97 Cruiser十分注重降低能耗，虽然并不能达到极高的航速，Vicem 97却具备舒适的大肮程表现。

关键词：交付美国 Cruiser 出售全定制设计佛罗里达制造工艺制造商

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