检索结果-内蒙古大学图书馆

内存控制器的差错控制技术研究

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计算机工程 2000年第8期26卷 178-180页

作者：孟宪海李曦陆岚周学海赵振西蚌埠坦克学院蚌埠233013 中国科学技术大学合肥230027

对内存控制器ＥＭＣ的检错纠错机制进行了深入的分析，并结合Ｓｕｎ　ｓｐａｒｃ２０的实现，给出对其进行检测的算法。

关键词：内存控制器 EMAC检测差错控制 EMC模块

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MCS-DMA:一种面向SoC内DMA传输的内存控制器优化设计

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电子学报 2010年第3期38卷 598-604页

作者：黄侃佟冬刘洋杨寿贵程旭北京大学微处理器研究开发中心北京100871

当前主流片上总线协议——AHB存在访存带宽利用率较低的问题.本文基于SoC内DMA传输较多的特点,提出一种新的优化设计:在内存控制器内部增加MCS-DMA模块,并通过驱动程序将MCS-DMA模块与目标DMA传输绑定.一方面实现数据预取,提升了单个DM... 详细信息

当前主流片上总线协议——AHB存在访存带宽利用率较低的问题.本文基于SoC内DMA传输较多的特点,提出一种新的优化设计:在内存控制器内部增加MCS-DMA模块,并通过驱动程序将MCS-DMA模块与目标DMA传输绑定.一方面实现数据预取,提升了单个DMA传输时的总线带宽利用率;另一方面使访存请求在内存控制器内部流水化完成,提升多个DMA并发时的总线带宽利用率.将该设计应用到北大众志SKSoC后,单个DMA传输时的总线带宽利用率提升至100%,多个DMA并发时的总线带宽利用率从33.3%提升至85.5%,而芯片的设计面积仅增加2.9%.

关键词：系统芯片内存控制器直接内存访问

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基于行冲突预测的内存控制器QoS管理机制

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电子学报 2011年第2期39卷 358-363页

作者：黄侃佟冬程旭北京大学微处理器研究开发中心北京100871

传统内存控制器QoS管理机制对处理器访存延迟控制能力有限.针对该问题,本文提出PRCC机制.该机制基于对后续处理器访存的预测,分析发出设备访存对处理器访存延迟的影响,阻止发出会导致处理器访存从行命中变为行冲突的设备访存,从而减少... 详细信息

传统内存控制器QoS管理机制对处理器访存延迟控制能力有限.针对该问题,本文提出PRCC机制.该机制基于对后续处理器访存的预测,分析发出设备访存对处理器访存延迟的影响,阻止发出会导致处理器访存从行命中变为行冲突的设备访存,从而减少设备访存对处理器访存延迟的影响.面向北大众志SK SoC的评测结果表明:相比于传统方法,应用PRCC机制使设备访存对程序执行时间的影响从24%减少到12%,并且通过参数调节,能够在处理器与设备间取得更优的性能折衷.

关键词：内存控制器访存调度系统级芯片服务质量

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内存控制器性能分析与优化

内存控制器性能分析与优化

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作者：王佃涛中国科学院大学

学位级别：硕士

内存控制器的性能是影响计算机系统整体性能的关键因素。内存控制器的设计面临着以下两点挑战:(1)随着数据规模的不断增长，应用程序对于计算机系统的访存带宽和延迟提出了更高的要求;(2)内存颗粒的更新换代，迫使内存子系统，尤其是内... 详细信息

内存控制器的性能是影响计算机系统整体性能的关键因素。内存控制器的设计面临着以下两点挑战:(1)随着数据规模的不断增长，应用程序对于计算机系统的访存带宽和延迟提出了更高的要求;(2)内存颗粒的更新换代，迫使内存子系统，尤其是内存控制器的结构不断演进。在上述背景下，内存控制器的性能分析以及优化工作具有持久的、普遍的、重要的意义。　　本文的主要工作和贡献如下:　　1.通过分析DDR4SDRAM各个命令之间的时序约束，以及现代内存控制器的结构特点，本文提出了一种完全基于标准内存总线的细粒度的性能监测方法。相较于传统的性能监测方法，该方法完全独立于内存控制器，仅通过监听内存总线上的命令分析导致内存总线空闲的原因，因此具有更高的普适性。该方法的监测粒度更细，可以更加精确的定位内存控制器存在的性能缺陷，指导其设计与优化工作。　　2.结合DDR4SDRAM以及最后一级Cache的结构特点，本文提出了一种全新的物理地址到DDR4SDRAM地址的划分策略，减少了Cache冲突缺失以及Cache写回时行冲突访存请求发生的次数。相较于传统的DDR4地址划分策略，该方法在SPECCPU2000applu、galgel和ammp上分别提升了29.27％、5.76％和2.03％的性能。　　3.本文提出并实现了一种自适应的双阈值读写切换策略，通过分析应用程序访存模式，动态调整读写切换的阈值，减少读写切换抖动的发生。相较于传统的单阈值读写切换策略，该方法将Stream的访存带宽提升了6.76％。　　4.根据DDR4内存颗粒BankGroup的特点，本文重新定义了冲突距离的概念，提出了基于精确冲突距离的选择式调度算法，减少了BG冲突的发生。相较于传统的调度算法，该方法将Stream的BG冲突数量减少了9.88％。

关键词：内存控制器性能分析访存调度算法 BG冲突

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基于行内局部性的内存控制器端预取

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高技术通讯 2024年第3期34卷 248-255页

作者：周叔欣张见齐王焕东章隆兵处理器芯片全国重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049 龙芯中科技术股份有限公司北京100190

本文提出一种基于行内局部性的内存控制器端预取。采用位图的数据结构记录行内每个数据块的状态;并且对每一行进行区域划分,量化每个区域的访问局部性;根据区域内的局部性高低决定预取的激进程度。对于局部性较低的区域,预取区域内未被... 详细信息

本文提出一种基于行内局部性的内存控制器端预取。采用位图的数据结构记录行内每个数据块的状态;并且对每一行进行区域划分,量化每个区域的访问局部性;根据区域内的局部性高低决定预取的激进程度。对于局部性较低的区域,预取区域内未被访问过的数据块;对于局部性较高的区域,同时采用跨区域的预取。通过动态调整区域规模的大小来适应局部性程度的变化。上述预取方法在龙芯3A6000处理器上实现并评测,评测程序采用SPEC CPU2006访存密集型应用。评测结果显示本文的预取方法将每周期指令数(IPC)平均提升6.51%,将单线程IPC最高提升46.80%(bwaves),将双核四线程IPC最高提升26.22%(lbm)。

关键词：内存控制器预取局部性

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Athlon 64 3000＋的内存控制器有瑕疵？

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微型计算机 2005年第3期25卷 97-97,102页

作者：拉拉0240

不久前，笔者将电脑升级到Athlon 64 3000+(Socket754)处理器搭配VIA K8T800主板，并购买了一条V—DATA的DDR400 512MB内存。最初使用一切正常，但当笔者买回第二条相同型号的512MB内存后，问题就出来了：系统启动到POST画面时就一直停... 详细信息

不久前，笔者将电脑升级到Athlon 64 3000+(Socket754)处理器搭配VIA K8T800主板，并购买了一条V—DATA的DDR400 512MB内存。最初使用一切正常，但当笔者买回第二条相同型号的512MB内存后，问题就出来了：系统启动到POST画面时就一直停在那里，连BIOS设置都无法进入!

关键词： 512MB 内存控制器电脑升级 K8T800主板 POST BIOS设置 DDR400 并购 Socket754 购买

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面向多核处理器的内存控制器设计研究

面向多核处理器的内存控制器设计研究

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作者：张广飞中国科学院大学

学位级别：博士

多核处理器的发展对内存系统的延迟、带宽和功耗等方面提出了更高的要求。访存延迟和带宽是评价内存系统性能的主要标准。相对于多核处理器性能的快速提高，访存延迟的改进速度较为缓慢。访存带宽的增加通常以提高内存系统功耗为代价。... 详细信息

多核处理器的发展对内存系统的延迟、带宽和功耗等方面提出了更高的要求。访存延迟和带宽是评价内存系统性能的主要标准。相对于多核处理器性能的快速提高，访存延迟的改进速度较为缓慢。访存带宽的增加通常以提高内存系统功耗为代价。为平衡内存系统的性能需求和功耗开销，内存控制器优化工作应当首先立足于内存系统性能和功耗分析方法的研究，并在传统内存控制器结构基础上提出新的内存控制器设计方法。　　通用多核处理器内存控制器设计的主要挑战之一是应用程序访存特性的多样性。内存系统由内存控制器和内存芯片组成。本文结合内存芯片的结构特征，从应用程序访存特性入手，通过建立内存系统性能模型分析影响内存系统性能和功耗开销的关键因素。在该内存系统性能模型的基础上，本文提出一系列内存控制器设计和优化方法。这些方法在提高内存系统性能的前提下，兼顾功耗开销。　　本文的主要贡献和创新点如下:　　1.内存系统性能模型。在分析应用程序访存特性和内存芯片结构特征的基础上，本文通过建立内存系统性能模型，从理论上给出应用程序访存特性和内存系统结构参数对内存系统性能和功耗的影响。既简化了内存系统性能分析过程，又可以发现多核处理器内存系统的性能瓶颈所在。　　2.内存控制器优化方法。本文总结了一系列指导内存控制器优化的关键策略，并提出了一套基于冲突距离控制的访存调度算法。该算法突出了Bank级并行度对内存系统性能的影响，有利于提高内存系统性能。本文还分析了内存控制器异步设计对内存系统性能和功耗的影响。　　3.面向数据流并行性的多微通道内存控制器设计。本文在单通道内存控制器设计中引入数据流并行的概念，并提出一种面向应用程序数据流并行性的多微通道内存控制器设计方法。通过使多个数据流独立并行访问内存芯片的各个芯片，多微通道内存控制器可以提高内存系统峰值带宽，缩短访存延迟，具有较高的性能功耗有效性。此外，通过对内存芯片芯片进行细粒度的低功耗状态控制，多微通道内存控制器可以在访存带宽压力较低时进一步降低功耗开销。　　4.面向访存多样性的多微通道内存控制器设计。本文提出一种面向应用程序访存多样性的多微通道内存控制器设计方法，使不同访存特性的应用程序使用不同宽度的访存通道，以满足各种访存特性对延迟和带宽的不同要求。在此基础上提出一种适用于该内存控制器的分组访存调度算法和基于带宽分配的通道选择算法，将访存请求按照通道宽度分组，并以组为单位进行调度，在满足不同应用程序访存特性的同时，保证了内存系统的带宽利用率。

关键词：多核处理器访存特性数据流并行内存控制器

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面向多核处理器的内存控制器模拟和优化技术研究

面向多核处理器的内存控制器模拟和优化技术研究

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作者：陈新科中国科学院大学

学位级别：博士

“存储墙”问题一直是制约计算机系统性能的关键因素。随着多核处理器成为主流，单个芯片上可以同时运行的线程个数越来越多，这些线程同时竞争有限的访存资源，使得内存控制器面临的访存压力越来越大。\n 在计算机架构设计中，运用... 详细信息

“存储墙”问题一直是制约计算机系统性能的关键因素。随着多核处理器成为主流，单个芯片上可以同时运行的线程个数越来越多，这些线程同时竞争有限的访存资源，使得内存控制器面临的访存压力越来越大。\n 在计算机架构设计中，运用模拟的方法，通过运行实际应用程序对目标性能进行定量分析是非常重要的环节。如何进行高速有效的模拟对于学术界和工业界都是非常重要和有意义的，同时也是研究者和工程人员面临的一大挑战。本文针对多核处理器内存子系统研究中面临的模拟和优化两方面的挑战，从工程实践的角度出发，分别进行了有意义的研究。本文的主要贡献和创新点如下:\n 1.提出并建立了一套完整的存储系统模拟平台。本文建立的模拟环境，包括基于FPGA加速的全系统模拟平台和基于trace的软件建模、RTL级仿真环境。本文提出的混合真实处理器核和仿造处理器核的片上多核处理器存储系统模拟方法，结合了FPGA原型验证和trace仿真的优势，能够增加FPGA的模拟规模，大幅提高FPGA平台的模拟速度。基于trace的软件建模和RTL级仿真，可以加快存储系统的设计空间探索，加速优化迭代的过程。通过去除不必要的模拟对象，本文进一步提高了RTL级仿真的速度。\n 2.提出并实现了一种智能的内存控制器端预取。本文基于stream buffer预取，提出了流缓冲延迟替换和动态调整预取激进程度的方法。以上方法可以提高预取数据的利用率，并能够根据访存压力在预取准确度和预取覆盖率之间达到动态平衡，从而优化预取的性能。实验结果表明，本文设计的stream buffer预取可以将SPECCPU2006的平均性能提高3.7％，将STREAM程序的性能提高34％。\n 3.提出并实现了一种智能的DRAM页面管理策略。通过对DRAM的页面管理模型进行深入地理论分析和实验验证，本文提出了一种接近最优的DRAM页面管理方法。该方法基于开页策略，同时只在必要的时候进行猜测性关页。本文提出了一种简单有效的关页预测算法，并在此基础上，提出了一种利用列地址到达页边界的关页预测方法。实验结果表明，以上方法可以优化DRAM页面管理的效率，提升内存控制器的性能。\n 上述部分工作在龙芯3B1500、3A2000处理器中得到了实际应用。

关键词：多核处理器内存控制器 FPGA技术流缓冲延迟替换动态调整预取

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高性能微处理器的内存控制器性能优化

高性能微处理器的内存控制器性能优化

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作者：陈厦中国科学院大学

学位级别：硕士

随着超大规模集成电路的工艺提高，处理器性能和存储技术都在高速发展。访存带宽与处理器运算能力的不匹配，使得整个访存系统的性能成为了处理器系统设计的瓶颈。特别是多核处理器技术的发展，对整个访存系统的性能提出了更高的要求。... 详细信息

随着超大规模集成电路的工艺提高，处理器性能和存储技术都在高速发展。访存带宽与处理器运算能力的不匹配，使得整个访存系统的性能成为了处理器系统设计的瓶颈。特别是多核处理器技术的发展，对整个访存系统的性能提出了更高的要求。内存控制器的带宽是处理器芯片设计要考虑的关键点之一。传统的内存控制器的访存调度策略侧重于关注行命中、行冲突和Bank级并行度。除此之外，为了提升整个访存系统的性能，还应该减少读写切换率，在应用程序多样化的需求之下，对内存控制器提出性能优化设计方法。\n 本文调研了已有的访存调度方法，分析了传统内存控制器的性能瓶颈，结合内存颗粒的结构特性，在进一步提升整个访存系统的页局部性、Bank级并行度的基础之上，重点研究如何减少访存命令总线的冲突行为。本文的主要研究工作和贡献如下:\n 1.结合应用程序多样化的需求，提出了具有Bank地址异或的行列地址切割地址译码方式。对于地址高位切换频繁的连续访存行为，该译码方式能够提高行命中率，并且高度利用Bank级并行度来减少行冲突行为。\n 2.可变优先级的读写队列分离设计，将读写访存请求分组，同时根据读写访存请求的特性，在调度队列设计上进行区分设计，提高了访存调度的效率。读写访存请求的优先级也会根据访存队列的状态，灵活转换，以减少读写切换率，增加访存总线的利用率。\n 3.除了考虑读写访存请求行为之外，动态刷新技术的应用对内存控制器性能也有较大影响。基于预刷新和后刷新自适应的动态刷新设计，能够根据访存调度单元的状态，弹性化地进行刷新操作的提前和推迟，减少了刷新操作与读写访存请求之间的冲突。\n 除此之外，内存标准DDR4 SDRAM已经发布，性能优化设计在下一代内存系统上的应用必不可少。针对其Bank Group结构和校验重发送的机制，本文也提出了相应的访存调度策略。\n 在RTL仿真平台和ZeBu-Server硬件加速仿真平台上的性能测试实验表明，采用了本文提出的性能优化方法设计的内存控制器性能提升显著。其中，访存带宽提升最高可达12.9％。

关键词：微处理器内存控制器优化设计访存调度性能评价

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一种视频编解码系统中内存控制器的设计和验证

一种视频编解码系统中内存控制器的设计和验证

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作者：于彬北京大学

学位级别：硕士

视频编解码系统广泛应用于通信、遥控系统和各种消费类电子以及便携产品，这些应用带来的挑战就是对大量数据的存储和计算。DDR2 SDRAM满足高速数据传输和较低的成本需求，普遍应用于系统存储领域。因此研究视频编解码系统的内存控制器... 详细信息

视频编解码系统广泛应用于通信、遥控系统和各种消费类电子以及便携产品，这些应用带来的挑战就是对大量数据的存储和计算。DDR2 SDRAM满足高速数据传输和较低的成本需求，普遍应用于系统存储领域。因此研究视频编解码系统的内存控制器有很重要的的实用价值。\n 本文的主要内容包括：\n 1.分析了内存的发展状况和内存控制器的特点，特别是DDR2 SDRAM控制器的结构和特点。\n 2.提出了视频编解码系统中DDR2SDRAM控制器的系统架构设计方案。设计实现的DDR2SDRAM控制器负责连接编解码系统和外接的内存，根据视频编解码系统的要求访问DDR2 SDRAM内存、读写数据。\n 3.将整体方案进行具体模块划分，设计和实现了各个模块。\n 4.设计了验证环境，对所提出的方案进行了功能验证，包括内存控制器的初始化测试和数据读写的测试等，验证了设计的正确性。\n 总之，本文提出的视频编解码系统中DDR2MC(DDR2SDRAM MemoryController)的实现方法，对视频编解码系统中的内存控制器设计具有一定的实用价值，已经在实际中得到推广应用。

关键词：视频编解码系统内存控制器数据传输系统架构

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