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T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

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29 篇 专利

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29 篇 电子文献
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日期分布

机构

3 篇 东南大学
2 篇 中国人民解放军国...
2 篇 华东交通大学
2 篇 沈阳工业大学
2 篇 武汉汉镇既济电力...
2 篇 宿州学院
2 篇 西安电子科技大学
2 篇 烟台东方威思顿电...
2 篇 浪潮电子信息产业...
2 篇 北京时代民芯科技...
2 篇 烟台东方威思顿电...
2 篇 中科南京智能技术...
2 篇 北京微电子技术研...
1 篇 中国科学院空天信...
1 篇 上海华虹宏力半导...
1 篇 郑州威科姆科技股...
1 篇 石家庄宇讯电子有...
1 篇 北京航空航天大学
1 篇 中国科学技术大学

作者

2 篇 李丹萍
2 篇 陈雷
2 篇 邓文栋
2 篇 隋兵才
2 篇 张汝铅
2 篇 孙永姝
2 篇 郝东洋
2 篇 范萍
2 篇 朱宇祥
2 篇 张欢
2 篇 邓全
2 篇 朱洋
2 篇 周玉梅
2 篇 史万武
2 篇 李娜
2 篇 孙彩霞
2 篇 王发正
2 篇 赵元富
2 篇 李建成
2 篇 任鸿泉

语言

29 篇 中文

检索条件"主题词=加法器实现"

共 29 条记录，以下是1-10 订阅

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详细简洁

排序：

一种基于超前进位加法器实现的存算一体装置

一种基于超前进位加法器实现的存算一体装置

引用

作者：乔树山史万武尚德龙周玉梅 211100 江苏省南京市江宁区创研路266号麒麟人工智能产业园1号楼5层

本发明涉及一种基于超前进位加法器实现的存算一体装置，包括：2N个乘法模块、超前进位加法器和乘累加模块；利用乘法模块将输入数据与权重值相乘，并将相乘结果同时馈入超前进位加法器中进行累加，可实现灵活多位宽的全数字存内计算。... 详细信息

标准号: CN113805842A

本发明涉及一种基于超前进位加法器实现的存算一体装置，包括：2N个乘法模块、超前进位加法器和乘累加模块；利用乘法模块将输入数据与权重值相乘，并将相乘结果同时馈入超前进位加法器中进行累加，可实现灵活多位宽的全数字存内计算。另外，与串行进位加法器实现4Bit加法需要9级门延迟相比，本申请公开的超前进位加法器实现同等的4Bit加法只需要5级门延迟，可将累加延迟缩短44%。因此，本发明不仅实现对二进制化权重值和激活的神经网络实现硬件加速，还可以实现在单个周期内实现4×4的矢量矩阵乘法。

关键词：超前进位加法器乘法模块累加门延迟权重加法相乘神经网络实现乘累加模块加法器实现串行进位单个周期二进制化矢量矩阵相乘结果一体装置硬件加速乘法加法器全数字多位延迟激活灵活申请

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一种基于超前进位加法器实现的存算一体装置

一种基于超前进位加法器实现的存算一体装置

引用

作者：乔树山史万武尚德龙周玉梅 211100 江苏省南京市江宁区创研路266号麒麟人工智能产业园1号楼5层

标准号: CN113805842B

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一种基于量子叠加态的量子加法器设计方法

一种基于量子叠加态的量子加法器设计方法

引用

作者：范萍黎海生丁振凡殷爱菡 330031 江西省南昌市双港东大街808号

一种基于量子叠加态的量子加法器设计方法，包括量子全加器和复位器、量子半加器和复位器的设计方法，以及由量子半加器、量子全加器和复位器构成n位量子加法器的设计方法，最后利用设计好的加法器实现基于量子叠加态的加法运算。本发... 详细信息

标准号: CN109002894B

一种基于量子叠加态的量子加法器设计方法，包括量子全加器和复位器、量子半加器和复位器的设计方法，以及由量子半加器、量子全加器和复位器构成n位量子加法器的设计方法，最后利用设计好的加法器实现基于量子叠加态的加法运算。本发明体现了量子信息处理在信号处理的高效性：只需14n‑13个基本操作就可实现2^m个n位整数加法运算，而用经典计算机实现相应的加法运算需要O(n2^m)基本操作。本发明的另外一个优点是设计了复位器，使得参与运算的辅助量子基态与保存加法运算结果量子态不会纠缠在一起。摘要附图为本发明n量子比特的量子加法器的量子线路图。

关键词：量子复位器加法器量子叠加态基本操作加法运算半加器全加器加法运算结果量子信息处理整数加法运算加法器实现经典计算机量子线路图量子基态信号处理摘要附图高效性量子态运算保存

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一种基于量子叠加态的量子加法器设计方法

一种基于量子叠加态的量子加法器设计方法

引用

作者：范萍黎海生丁振凡殷爱菡 330031 江西省南昌市双港东大街808号

标准号: CN109002894A

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量子n位全加器

量子n位全加器

引用

作者：常丽朱宇祥 110870 辽宁省沈阳市铁西区经济技术开发区沈辽西路111号

量子n位全加器，第一步：使用两个CNOT门和一个Toffoli门完成一个半加器的设计；第二步：是采用超前进位的方式设计n位量子全加器，并利用n位量子全加器进行；加法操作；第三步：使用NOT门对减数取反再加1完成取补码过程，然后通过加法... 详细信息

标准号: CN111580782B

量子n位全加器，第一步：使用两个CNOT门和一个Toffoli门完成一个半加器的设计；第二步：是采用超前进位的方式设计n位量子全加器，并利用n位量子全加器进行；加法操作；第三步：使用NOT门对减数取反再加1完成取补码过程，然后通过加法器实现减法操作，以减少可逆逻辑电路的能量损耗。本发明方案适用于设计量子计算机并行加减器。为了减少可逆逻辑电路的能量损耗，本文设计的新型n位量子全加器，实现n位量子态的加法和减法操作过程；在进行减法操作时，求出减数的补码与被减数相加，并通过最高标志位c_out判断加减操作的溢出情况。该量子全加器采用超前进位方式且输入不含有进位控制位，与以往的全加器相比量子代价较低。

关键词：量子全加器减法操作进位可逆逻辑能量损耗补码电路超前加法器实现量子计算机方式设计加法操作半加器标志位控制位量子态加法加减取反相加溢出并行

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一种交流精密配电监测系统

一种交流精密配电监测系统

引用

作者：曾庆芳蔡善忠 430000 湖北省武汉市硚口区长丰村硚口经济发展区丰茂路2号

本发明提出了一种交流精密配电监测系统，通过设置频率测量电路实时监测电网频率，跟踪电网频率变化，在每次采样前根据频率变化调整采样周期，可以实现同步采样的目的；电压测量电路中设置加法器，对放大电路输出的交流信号进行限幅，... 详细信息

标准号: CN112067949A

本发明提出了一种交流精密配电监测系统，通过设置频率测量电路实时监测电网频率，跟踪电网频率变化，在每次采样前根据频率变化调整采样周期，可以实现同步采样的目的；电压测量电路中设置加法器，对放大电路输出的交流信号进行限幅，使得输出信号成为近似方波信号，采用加法器实现正弦波转方波的方法相比与现有的比较器实现正弦波转方波的方法，可以解决现有技术中小信号难以实现正弦波转方波的技术问题，提高转换效率，以及减少方波信号的失真。

关键词：正弦波方波电压测量电路放大电路输出跟踪电网频率频率测量电路加法器实现采样周期电网频率方波信号交流信号近似方波配电监测频率变化实时监测输出信号同步采样转换效率比较器加法器采样限幅失真精密交流

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量子n位全加器

量子n位全加器

引用

作者：常丽朱宇祥 110870 辽宁省沈阳市铁西区经济技术开发区沈辽西路111号

标准号: CN111580782A

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一种全集成低成本高速高精度异相调制器

一种全集成低成本高速高精度异相调制器

引用

作者：赵涤燹李迪威 210096 江苏省南京市玄武区四牌楼2号

本发明公开了一种全集成低成本高速高精度异相调制器，所述的高速异相调制器能够将一路调幅调相(如QAM、OFDM等)的高速(采样频率＞1GHz)数字基带信号分解为两路恒包络调相信号，在保证线性度的情况下，大幅提高毫米波功放系统的功率效... 详细信息

标准号: CN110429985B

本发明公开了一种全集成低成本高速高精度异相调制器，所述的高速异相调制器能够将一路调幅调相(如QAM、OFDM等)的高速(采样频率＞1GHz)数字基带信号分解为两路恒包络调相信号，在保证线性度的情况下，大幅提高毫米波功放系统的功率效率和输出功率。所述的高速异相调制器由输入级幅相计算模块、中间级异相角计算模块和两路输出级I、Q计算模块构成。所述的高速异相调制器基于CORDIC算法实现，精度可以通过调整迭代次数提高，由于CORDIC算法只使用加法器实现运算，不使用乘法器，不需要查表，使得吞吐速率得以提升，且片上面积得以减小，基于CMOS等芯片制造工艺可大幅降低制造成本。

关键词：调制器异相计算模块两路恒包络调相信号数字基带信号芯片制造工艺加法器实现毫米波调幅采样频率功放系统功率效率输出功率制造成本乘法器低成本全集成输出级输入级线性度异相角中间级查表迭代减小运算分解保证

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一种三进二出数值获取方法、装置及介质

一种三进二出数值获取方法、装置及介质

引用

作者：邓全王文清王永文孙彩霞隋兵才 410073 湖南省长沙市开福区德雅路109号

本申请公开了一种三进二出数值获取方法、装置及介质，涉及微处理器设计技术领域。通过设置了多个DCC单元，创新性地采用Max（A，B，C）逻辑来实现基于DRAM的三进二出加法器，简化了其计算步骤，有效的降低了DRAM存内三进二出加法器实... 详细信息

标准号: CN116136835B

本申请公开了一种三进二出数值获取方法、装置及介质，涉及微处理器设计技术领域。通过设置了多个DCC单元，创新性地采用Max（A，B，C）逻辑来实现基于DRAM的三进二出加法器，简化了其计算步骤，有效的降低了DRAM存内三进二出加法器实现的复杂度，大幅降低了其对应的硬件开销，时间开销和功耗，有效提高了DRAM存内计算的效率。提高了DRAM存内计算方案的经济价值和市场竞争力。

关键词：微处理器设计加法器实现市场竞争力创新性地计算步骤时间开销数值获取硬件开销复杂度加法器功耗申请

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一种数据压缩方法、装置及电子设备和存储介质

一种数据压缩方法、装置及电子设备和存储介质

引用

作者：孙旭 250101 山东省济南市高新区浪潮路1036号

本申请公开了一种数据压缩方法、装置及一种电子设备和计算机可读存储介质，该方法包括：确定压缩函数和本轮压缩的各寄存器初值；基于所述各寄存器初值执行所述压缩函数，在执行过程中利用旁路进位加法器计算所述压缩函数中的加法运算... 详细信息

标准号: CN113721986A

本申请公开了一种数据压缩方法、装置及一种电子设备和计算机可读存储介质，该方法包括：确定压缩函数和本轮压缩的各寄存器初值；基于所述各寄存器初值执行所述压缩函数，在执行过程中利用旁路进位加法器计算所述压缩函数中的加法运算，得到所述本轮压缩完成后各寄存器的值。由此可见，本申请提供的数据压缩方法，通过进位旁路加法器实现压缩函数中的加法运算，提高了压缩函数的计算效率。在硬件实现时达到缩短关键路径，提高算法整体性能的作用。

关键词：压缩寄存器加法运算数据压缩旁路计算机可读存储介质加法器实现进位加法器电子设备关键路径计算效率硬件实现进位算法申请

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