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文字说明：

T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

分类表

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文献类型

20 篇 专利

馆藏范围

20 篇 电子文献
0 种 纸本馆藏

日期分布

机构

3 篇 安徽寒武纪信息科...
2 篇 合芯科技有限公司
2 篇 东南大学
2 篇 北京鸿智电通科技...
2 篇 上海后摩智能科技...
2 篇 歌尔微电子股份有...
2 篇 北京市合芯数字科...
1 篇 中国科学院半导体...
1 篇 安徽大学
1 篇 清华大学
1 篇 鼎道智芯半导体有...
1 篇 陕西思普瑞通信设...
1 篇 深圳大学
1 篇 上海寒武纪信息科...

作者

2 篇 吴博
2 篇 钟裕捷
2 篇 李仕炽
2 篇 罗正永
2 篇 齐鲁欣
2 篇 李仕胜
2 篇 吴强
2 篇 司鑫
2 篇 孙超
2 篇 索超
2 篇 谢志斌
1 篇 尹立
1 篇 徐健
1 篇 敖晟
1 篇 李保申
1 篇 樊月忠
1 篇 何金钟
1 篇 李卫军
1 篇 李阳
1 篇 田勇

语言

20 篇 中文

检索条件"主题词=加法器组"

共 20 条记录，以下是1-10 订阅

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详细简洁

排序：

一种数据处理方法、装置及卷积神经网络的加速器

一种数据处理方法、装置及卷积神经网络的加速器

引用

作者：李阳 201203 上海市浦东新区中国(上海)自由贸易试验区松涛路696号1幢601室

本申请提供了一种数据处理方法、装置及卷积神经网络的加速器，该方法包括：将卷积神经网络的各目标输入通道的数据中行属性一致的数据缓冲到同一个存储器中，得到至少一个行属性对应的各目标输入通道的数据；基于多个卷积核，并行从各... 详细信息

标准号: CN116484915A

本申请提供了一种数据处理方法、装置及卷积神经网络的加速器，该方法包括：将卷积神经网络的各目标输入通道的数据中行属性一致的数据缓冲到同一个存储器中，得到至少一个行属性对应的各目标输入通道的数据；基于多个卷积核，并行从各行属性对应的各目标输入通道的数据中获取至少一个目标数据，得到各目标输入通道对应的目标数据；至少将各目标输入通道对应的目标数据分配给至少一个乘法器组中不同的乘法器组，以使得乘法器组对目标输入通道对应的目标数据和卷积核中卷积算子进行乘法运算，得到乘法运算结果，以使得与乘法器组对应的加法器组对乘法运算结果进行加法运算。

关键词：输入通道目标数据乘法器乘法运算结果卷积神经网络卷积核乘法运算加法器组加法运算属性一致数据缓冲存储器数据处理算子加速器行属性卷积组对并行分配申请

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执行Winograd卷积的集成电路装置

执行Winograd卷积的集成电路装置

引用

作者：不公告发明人 201306 上海市浦东新区同汇路168号B座6层

本发明涉及执行Winograd卷积的集成电路装置，集成电路装置包括逆变换单元，逆变换单元包括输入缓存、寄存器堆、加法器组。输入缓存用以暂存所述对位乘数据；寄存器堆用以自所述输入缓存取出暂存的对位乘数据并存储至特定地址，以成为... 详细信息

标准号: CN115438778A

本发明涉及执行Winograd卷积的集成电路装置，集成电路装置包括逆变换单元，逆变换单元包括输入缓存、寄存器堆、加法器组。输入缓存用以暂存所述对位乘数据；寄存器堆用以自所述输入缓存取出暂存的对位乘数据并存储至特定地址，以成为加法操作数；加法器组用以自所述特定地址读取所述加法操作数进行加法运算，以产生卷积结果。

关键词：输入缓存集成电路装置逆变换单元寄存器堆加法器组操作数对位卷积暂存加法地址读取加法运算存储取出

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卷积电路及其控制方法、神经网络加速器和电子设备

卷积电路及其控制方法、神经网络加速器和电子设备

引用

作者：李卫军张明徐健何金钟覃鸿 100083 北京市海淀区清华东路甲35号

本发明涉及人工智能芯片领域，提供一种卷积电路及其控制方法、神经网络加速器和电子设备，卷积电路包括卷积计算单元，卷积计算单元包括选择器组、特征寄存器组、权重寄存器组、乘法器组、加法器组和结果寄存器组；选择器组用于通过输... 详细信息

标准号: CN117273095A

本发明涉及人工智能芯片领域，提供一种卷积电路及其控制方法、神经网络加速器和电子设备，卷积电路包括卷积计算单元，卷积计算单元包括选择器组、特征寄存器组、权重寄存器组、乘法器组、加法器组和结果寄存器组；选择器组用于通过输入选择器将输入的特征数据缓存至特征寄存器组，还用于通过移位选择器将缓存的特征数据移位；特征寄存器组用于缓存输入的特征数据并将P个特征数据提供给乘法器组；权重寄存器组用于缓存输入的P个权重数据；乘法器组用于计算对应的权重数据与对应的特征数据的乘积；加法器组用于对乘法器组的计算结果进行累加并存储至结果寄存器组中。使得卷积电路的结构能够在不同卷积运算的神经网络中重复使用，避免了资源浪费。

关键词：特征数据缓存乘法器特征寄存器卷积卷积计算单元结果寄存器电路寄存器组加法器组权重数据神经网络选择器组移位权重输入选择器人工智能电子设备卷积运算芯片领域选择器累加加速器存储

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FFT运算装置及麦克风

FFT运算装置及麦克风

引用

作者：齐鲁欣 266101 山东省青岛市崂山区松岭路396号103室

本公开实施例提供一种FFT运算装置及麦克风，该TTF运算装置包括：计算模块，用于接收目标信号，并计算目标信号对于FFT多项式的第一类单项式的第一变量值及对于所述FFT多项式的第二类单项式的第二变量值，其中，所述第二类单项式为具有... 详细信息

标准号: CN113010147B

本公开实施例提供一种FFT运算装置及麦克风，该TTF运算装置包括：计算模块，用于接收目标信号，并计算目标信号对于FFT多项式的第一类单项式的第一变量值及对于所述FFT多项式的第二类单项式的第二变量值，其中，所述第二类单项式为具有旋转因数的单项式；转换模块，用于接收所述计算模块提供的第二变量值，并对所述第二变量值进行Cordic旋转，获得所述第二变量值与所对应单项式的旋转因数的乘积值；加法器组，用于接收所述计算模块提供的第一变量值和所述转换模块提供的乘积值，并对所述第一变量值和所述乘积值进行加法运算，得到对所述目标信号进行FFT处理后的信号值。

关键词：计算模块因数转换模块计算目标信号麦克风加法器组加法运算接收目标目标信号运算装置

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存算一体版图结构和数据拆分存算一体版图结构

存算一体版图结构和数据拆分存算一体版图结构

引用

作者：司鑫索超罗正永吴强 200131 上海市浦东新区中国(上海)自由贸易试验区上科路366号、川和路55弄14号102室

本公开实施例公开了存算一体版图结构、数据拆分存算一体版图结构、芯片、计算装置，其中，该存算一体版图结构包括：第一版图区和第二版图区，其中，第一版图区由存储计算单元阵列构成，第二版图区由加法器阵列构成，第一版图区和第二... 详细信息

标准号: CN113743046A

本公开实施例公开了存算一体版图结构、数据拆分存算一体版图结构、芯片、计算装置，其中，该存算一体版图结构包括：第一版图区和第二版图区，其中，第一版图区由存储计算单元阵列构成，第二版图区由加法器阵列构成，第一版图区和第二版图区相邻设置；存储计算单元阵列包括第一预设数量个存储计算单元组；加法器阵列包括第三预设数量个加法器组，第三预设数量个加法器组通过级联的方式依次连接，且第三预设数量个加法器组中的第一级加法器组包括的加法器的输入端分别与相邻的存储计算单元组连接。本公开实施例提高了芯片内运算的效率，降低了功耗，节约了因走线路径复杂占据的面积，提高了芯片的集成度。

关键词：版图区存储计算单元加法器组预设版图结构加法器阵列芯片计算装置相邻设置依次连接走线路径第一级集成度加法器输入端组连接功耗级联运算节约占据

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位值计数电路装置、处理器芯片及位值计数方法

位值计数电路装置、处理器芯片及位值计数方法

引用

作者：孙超 100084 北京市海淀区中关村东路1号院7号楼7层701

本公开实施例中的位值计数电路装置、处理器芯片及位值计数方法，装置包括：一组位值计数器，每个位值计数器输入的二进数数据的片段，输出片段中预设位值个数的位值计数信息，构成一个位值计数信息组；至少一级加法器组；每一级加法器... 详细信息

标准号: CN116974514A

本公开实施例中的位值计数电路装置、处理器芯片及位值计数方法，装置包括：一组位值计数器，每个位值计数器输入的二进数数据的片段，输出片段中预设位值个数的位值计数信息，构成一个位值计数信息组；至少一级加法器组；每一级加法器组中的每个加法器分别根据前级输出的每至少两个位值计数信息进行计和，以得到本级输出的每个位值计数信息；每一级加法器组输出的各位值计数信息构成一个位值计数信息组；第一存储单元，存储各位值计数信息；多路选择器，基于选择信号确定对应一种位宽的目标位值计数结果并输出。通过并行统计二进制数据片段的预设位值个数，配合每级加法器组实现能选择不同位宽统计结果输出；可在高频运行，处理速度快。

关键词：计数信息加法器组输出计数器每一级位宽预设计数电路装置处理器芯片多路选择器二进制数据存储单元高频运行计数结果统计结果选择信号加法器目标位个位前级组位并行存储配合统计

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一种改进型部分并行架构乘法器及其处理方法

一种改进型部分并行架构乘法器及其处理方法

引用

作者：张萌李保申闫成刚 214135 江苏省无锡市无锡新区菱湖大道99号

本发明公开了一种改进型部分并行架构乘法器及其处理方法，属于数字信号与系统技术领域，包括外部模块、第一选择开关、控制模块、部分积运算模块以及第一、第二、第三移位寄存器组；所述部分积运算模块包括第二、第三选择开关、高位加... 详细信息

标准号: CN104090737B

本发明公开了一种改进型部分并行架构乘法器及其处理方法，属于数字信号与系统技术领域，包括外部模块、第一选择开关、控制模块、部分积运算模块以及第一、第二、第三移位寄存器组；所述部分积运算模块包括第二、第三选择开关、高位加法器组和低位加法器组，部分积运算模块并行完成各阶段部分积的运算并将结果通过移位寄存器组保存，控制模块产生其他各模块的工作使能信号、各阶段相应模块的操作数选择信号以及输出使能信号，选择开关根据控制信号选取相应操作数送入移位寄存器组中完成移位操作。通过对加法器的复用，可以大大降低加法器寄存器数量，从而节省硬件资源。同时，在进行乘法运算时，采用了分级处理的方式，各级运算并行执行，降低了整体电路的运算延时。

关键词：移位寄存器组积运算加法器组控制模块加法器运算工作使能信号系统技术领域操作数选择并行架构并行执行乘法运算分级处理控制信号输出使能数字信号外部模块移位操作硬件资源运算延时整体电路操作数乘法器改进型寄存器低位复用并行送入保存

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乒乓式乘法单元及重构加法器树的存内计算电路、芯片

乒乓式乘法单元及重构加法器树的存内计算电路、芯片

引用

作者：蔺智挺柳云龙李劲铮吴秀龙彭春雨赵强周永亮戴成虎卢文娟胡薇刘玉李鑫郝礼才 230601 安徽省合肥市经济技术开发区九龙路111号

本发明属于集成电路领域，具体涉及一种乒乓式乘法单元，一个基于乒乓式乘法及重构加法器树的存内计算电路，及其对应的CIM芯片。乒乓式乘法单元将原存算电路中的存储阵列按列划分左右两部分，并利用2个与门以及1个二选一选择器实现根... 详细信息

标准号: CN118132034A

本发明属于集成电路领域，具体涉及一种乒乓式乘法单元，一个基于乒乓式乘法及重构加法器树的存内计算电路，及其对应的CIM芯片。乒乓式乘法单元将原存算电路中的存储阵列按列划分左右两部分，并利用2个与门以及1个二选一选择器实现根据不同的控制信号；选择其中一个存储阵列中存储的数据作为权重，与Input端口输入的数据相乘，输出乘法运算结果；并允许未被选中的存储阵列在逻辑运算过程中更新权重。存内计算电路则在SRAM的基础上增加乒乓乘法模块、加法器组、数据输入单元、回写单元，以及模式控制模块；进而实现多比特数之间的乘法与乘累加运算。本发明解决现有存算电路无法同步计算和权重更新，不适用于神经网络处理的问题。