检索结果-内蒙古大学图书馆

电子与信息学报 2023年第6期45卷 1933-1943页

作者：吴瑞东刘冰付平纪兴龙鲁文帅哈尔滨工业大学电子与信息工程学院哈尔滨150000 启元实验室北京100089

针对卷积神经网络在极致边缘计算(UEC)场景应用中的性能和功耗需求,该文针对场景中16 Bit量化位宽的网络模型提出一种不依赖外部存储的卷积神经网络(CNN)加速器架构,该架构基本结构设计为基于现场可编程逻辑门阵列(FPGA)的多核CNN全流... 详细信息

针对卷积神经网络在极致边缘计算(UEC)场景应用中的性能和功耗需求,该文针对场景中16 Bit量化位宽的网络模型提出一种不依赖外部存储的卷积神经网络(CNN)加速器架构,该架构基本结构设计为基于现场可编程逻辑门阵列(FPGA)的多核CNN全流水加速器。在此基础上,实现了该加速器的层内映射与层间融合优化。然后,通过构建资源评估模型在理论上完成架构中的计算资源与存储资源评估,并在该理论模型指导下,通过设计空间探索来最大化资源使用率与计算效率,进而充分挖掘加速器在计算资源约束条件下的峰值算力。最后,以纳型无人机(UAV)自主快速人体检测UEC场景为例,通过实验完成了加速器架构性能验证与分析。结果表明,在实现基于单步多框目标检测(SSD)的人体检测神经网络推理中,加速器在100 MHz和25 MHz主频下分别实现了帧率为137和34的推理速度,对应功耗分别为0.514 W和0.263 W,满足纳型无人机自主计算这种典型UEC场景对图像实时处理的性能与功耗需求。

关键词：极致边缘计算卷积神经网络现场可编程逻辑门阵列加速器架构

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卷积神经网络数据流与加速器架构研究

卷积神经网络数据流与加速器架构研究

引用

作者：刘壮壮西安电子科技大学

学位级别：硕士

卷积神经网络(Convolutional Neural Network,CNN)作为深度神经网络(Deep Neural Network,DNN)中的一种典型算法,广泛应用于语音识别、物体检测等多个领域。CNN在一次推理或训练的过程中需要数十亿甚至百亿次操作、几十到几百兆字节的参... 详细信息

卷积神经网络(Convolutional Neural Network,CNN)作为深度神经网络(Deep Neural Network,DNN)中的一种典型算法,广泛应用于语音识别、物体检测等多个领域。CNN在一次推理或训练的过程中需要数十亿甚至百亿次操作、几十到几百兆字节的参数,这些操作和参数造成了大量从片外存储单元到片上处理单元的数据移动。在CNN计算过程中,数据移动消耗的能量大于计算本身,导致现有的加速系统性能提升遇到瓶颈。针对这一问题,优化片外存储和片上处理单元之间的数据流以及加速器架构成为实现高能效的关键。本论文主要研究的内容:总结了现有数据流映射策略和加速器架构的研究现状以及存在的问题;提出了一种新型数据流映射方法和光电混合片上网络加速器架构,以进一步加速卷积层的处理。针对现有数据流计算资源利用率低、扩展性不足的问题,本文提出了一种增强行固定(Enhance Row Stationary,ERS)数据流。ERS数据流通过改变数据映射的方式,将三维卷积核和输入特征图每个通道的数据映射到一列的处理单元中,处理阵列同时对多个卷积核并行操作,有效提高了计算资源利用率。在每个处理单元内部,每次对一行的卷积核数据和输入特征图数据进行处理,卷积核行数据和输入图像行数据在多次卷积操作中被重复使用。此外,通过一种可配置的滑动窗口模型解决了现有数据流无法处理计算阵列宽度小于卷积核宽度的问题。仿真结果表明,对于Alex Net、VGG16模型,采用ERS数据流的执行速度相较于行固定数据流提升了60%,计算资源利用率提高了约30%。对于Mobile Net V1模型,采用ERS数据流的执行速度相较于行固定数据流提升了4%。为提高现有DNN加速器的灵活性,降低互连的复杂性,基于片上网络(Network on Chip,NoC)的DNN加速器得到了广泛应用。但是现有基于NoC的DNN加速器无法兼顾高带宽和高空间数据复用的场景,限制了DNN加速器的处理效率。本文进一步研究了一种光电混合片上网络加速器架构—Hy NoC。利用光链路高带宽、低时延和低能耗的特性,提高了从外部存储单元读取卷积核数据和输入特征图数据的速度和效率,使网络保持高带宽的同时仍然可以充分利用可重用的数据类型。我们与不同规模的MESH、Eyeriss v1、Eyeriss v2加速器在加速比、功耗以及面积各方面进行了仿真分析。结果表明,相较于MESH网络,采用Hy NoC架构的执行速度提升了约5倍,节省了约75%的能耗;相较于Eyeriss v2加速器,采用Hy NoC架构卷积层的执行速度提升了20%,节省了约30%的能耗。

关键词：卷积神经网络数据流加速器架构光电混合片上网络

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一种基于细粒度混合精度的卷积神经网络硬件加速器架构

一种基于细粒度混合精度的卷积神经网络硬件加速器架构

引用

作者：周鲜浙江大学

学位级别：硕士

卷积神经网络(CNN)已经广泛应用于深度学习应用领域,尤其在耗电量较大的GPU上。而最近有研究表明,设计CNN硬件加速器是一种更高能效的解决方案。但随着深度学习研究的发展,先进的卷积神经网络参数数量不断增多、计算量不断增大,导致神... 详细信息

卷积神经网络(CNN)已经广泛应用于深度学习应用领域,尤其在耗电量较大的GPU上。而最近有研究表明,设计CNN硬件加速器是一种更高能效的解决方案。但随着深度学习研究的发展,先进的卷积神经网络参数数量不断增多、计算量不断增大,导致神经网络部署时会遇到计算功耗过高与内存大小受限的困难。为了降低计算量,一些研究提出了对CNN权重稀疏化的方法。在CNN训练时随机将网络中小于某一阈值的权重置为零或量化为更少的比特位,在降低权重位宽的同时,网络损失的准确率有限。这意味着设计加速器时可以在计算核心单元和存储器中设置更低的位宽,从而减小硬件开销。然而,由于神经网络计算中的某些关键计算需要更高的计算精度,单一精度的设计策略不可避免地会降低网络准确度。因此,本文提出了一种基于细粒度混合精度的卷积神经网络硬件加速器架构,它可以同时进行混合精度的计算,并为不同精度要求的运算分配合适的运算单元。该架构可以在不影响网络准确率的前提下,大量减少加速器实现面积并减少能量消耗。同时本文提出了基于该加速器架构的网络重训练方法,可使任意CNN在不损失网络准确率的情况下,提高其在该架构下的计算效率。实验结果表明,与部署该架构前的单精度加速器相比,在FPGA上实现的结构可以减少近一半的权重存储和乘加器面积,同时计算功耗减少17.7%。

关键词：卷积神经网络混合精度计算深度学习加速器架构

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