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文献类型

72 篇 专利
22 篇 学位论文
6 篇 期刊文献

馆藏范围

100 篇 电子文献
0 种 纸本馆藏

日期分布

学科分类号

28 篇 工学
- 28 篇 电子科学与技术（可...
- 1 篇 仪器科学与技术
- 1 篇 信息与通信工程
- 1 篇 生物医学工程（可授...
- 1 篇 生物工程

主题

28 篇 动态放大器
10 篇 模数转换器
6 篇 低功耗
4 篇 噪声整形
4 篇 流水线逐次逼近型...
2 篇 逐次逼近寄存器
2 篇 ef-ciff结构
2 篇 线性度
2 篇 误差反馈
2 篇 增益校准
2 篇 pipelined-sar ad...
2 篇 delta-sigma调制器...
2 篇 流水线型逐次逼近...
1 篇 建模
1 篇 增益误差
1 篇 共源共栅
1 篇 级联积分器前馈
1 篇 增益校准技术
1 篇 混合型模数转换器
1 篇 运算放大器

机构

10 篇 西安电子科技大学
10 篇 电子科技大学
7 篇 中国科学院半导体...
5 篇 东南大学
4 篇 深圳市汇顶科技股...
3 篇 中国科学院大学
3 篇 桂林电子科技大学
3 篇 联发科技股份有限...
2 篇 复旦大学
2 篇 沈阳航空航天大学
2 篇 交互数字技术公司
2 篇 珠海横琴精韵科技...
2 篇 成都华微电子科技...
2 篇 中国科学院微电子...
2 篇 重庆邮电大学
2 篇 联咏科技股份有限...
2 篇 上海交通大学
2 篇 灿芯半导体股份有...
2 篇 大唐恩智浦半导体...
2 篇 成都西瓴科技有限...

作者

7 篇 吴南健
7 篇 刘力源
6 篇 刘剑
5 篇 马松
4 篇 范硕
3 篇 周雄
3 篇 李强
3 篇 王也
3 篇 李红
3 篇 吴建辉
3 篇 朱樟明
3 篇 李靖
3 篇 丁瑞雪
3 篇 宁宁
2 篇 陈鸣
2 篇 刘亚东
2 篇 万培元
2 篇 曾子建
2 篇 刘艳娇
2 篇 窦润江

语言

100 篇 中文

检索条件"主题词=动态放大器"

共 100 条记录，以下是41-50 订阅

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详细简洁

排序：

生物医学信号处理用可重构噪声整形SAR ADC

生物医学信号处理用可重构噪声整形SAR ADC

引用

作者：罗丹桂林电子科技大学

学位级别：硕士

在许多新兴的医疗保健应用中,如多模态医疗植入物和神经探针,需要ADC在分辨率和能源效率方面都满足严格的要求。但分辨率越高对比较器噪声要求越严格,从而导致电容数模转换器(CDAC)功率和面积越大,最终使得SAR ADC失去能源效率优势。近... 详细信息

在许多新兴的医疗保健应用中,如多模态医疗植入物和神经探针,需要ADC在分辨率和能源效率方面都满足严格的要求。但分辨率越高对比较器噪声要求越严格,从而导致电容数模转换器(CDAC)功率和面积越大,最终使得SAR ADC失去能源效率优势。近年来噪声整形SAR ADC成为了一种很有吸引力的解决方案,它兼具SAR ADC低功耗和Sigma-Delta ADC高分辨率的优点。针对传统的二阶噪声整形SAR ADC功耗较大和整形能力不强的问题,本文提出了一种级联积分器前馈(CIFF)和误差反馈(EF)混合误差控制结构的三阶噪声整形SAR ADC,并在系统中增加了一个反馈电容与CDAC串联连接,使得滤波电容不与CDAC直接相连,因而可以利用该反馈电容调节衰减因子的大小,确保了输入信号不被衰减和反馈信号较小衰减。这种EF-CIFF结构提供了更强的噪声整形能力和高阶NTF的鲁棒性,且只需要低功耗的小增益动态放大器即可实现EF和CIFF两条路径的余差放大。提出的噪声整形SAR ADC在180 nm CMOS工艺1.8 V电源电压下,工作在160KS/s采样率时,功耗仅11.3μW,在过采样率为8时,实现了15.6位的高有效位数,优值为185.1d B。ADC经过可重构设计,实现了高精度模式和低功耗模式的切换。在高精度模式下,启用了噪声整形模块,使用10位的SAR ADC以获取更高的精度;而在低功耗模式下,噪声整形模块被禁用,SAR ADC被重配置为8位架构,并将采样频率降低至20KHz。此时功耗仅为0.48μW,在27℃、tt工艺角下有效位数为7.5位,优值为149.9 dB。在-40℃到85℃、不同工艺角下,有效位数均超过7位。

关键词：噪声整形 EF-CIFF结构逐次逼近寄存器动态放大器串联电容器

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12bit高速低功耗Pipelined-SAR ADC的研究

12bit高速低功耗Pipelined-SAR ADC的研究

引用

作者：李佳玲电子科技大学

学位级别：硕士

模数转换器（Analog-to-digital Converter）是将所感触到的模拟信号转换为数字信号给电子设备存储和传输,是集成电路中必不可少的模块。随着科技的高速发展,便携设备给人们生活中带来许多便利,然而这些便携设备对ADC的性能要求不断提... 详细信息

模数转换器（Analog-to-digital Converter）是将所感触到的模拟信号转换为数字信号给电子设备存储和传输,是集成电路中必不可少的模块。随着科技的高速发展,便携设备给人们生活中带来许多便利,然而这些便携设备对ADC的性能要求不断提高。所以在低功耗下高速传输数据成为了集成电路从业者的研究和开发的热点。本文将基于市场对ADC需求,对新型混合结构流水线式逐次逼近ADC展开研究,设计了一款12位的100MSP的Pipelined-SAR ADC。为实现高速低功耗,做了以下工作: （1）对ADC的级数和功耗进行分析,确定第一级SAR ADC的量化位数为6bit; （2）其次对ADC中各个关键模块的非理想因素进行理论分析,在MATLAB中对系统进行噪声建模,便于后续对关键模块的设计; （3）基于电容阵列DAC的开关切换策略采用Vcm-Based,对量化方式进行推导,在MATLAB中进行行为级建模,验证ADC的功能性; （4）采用级间增益减半技术,将放大器的增益从32减小到16; （5）为实现高速和低功耗,将动态逻辑单元代替传统的D触发器,实现异步SAR逻辑; （6）采用开环放大器代替传统的静态运算放大器,降低功耗; （7）为降低失调误差和级间增益误差,采用冗余技术。本文基于TSMC40nm工艺下,在Cadence Virtuoso平台里进行电路设计并Spectre仿真,仿真结果为:在1.2V电源电压下,当采样率为100MHz,对系统输入±1V的输入信号,SNDR为61.9d B,ENOB为10.0,SFDR为-50.1d B,功耗为4.12m W,核心电路的版图面积约为0.019mm2。

关键词：模数转换器低功耗建模动态放大器

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高速低功耗Pipelined SAR ADC关键技术研究与设计

高速低功耗Pipelined SAR ADC关键技术研究与设计

引用

作者：熊兴电子科技大学

学位级别：硕士

数字信息时代的高速发展给我们带来了前所未有的便捷,同时也给我们提出了新的挑战。模数转换器(Analog-to-digital converter,ADC)作为连接模拟世界和数字世界的媒介,起到了十分关键的作用,并被广泛应用于数字影像、自动控制、无线通信... 详细信息

数字信息时代的高速发展给我们带来了前所未有的便捷,同时也给我们提出了新的挑战。模数转换器(Analog-to-digital converter,ADC)作为连接模拟世界和数字世界的媒介,起到了十分关键的作用,并被广泛应用于数字影像、自动控制、无线通信、数据采集、仪器仪表、医疗设备等领域,特别是随着移动通讯技术的快速发展,人们对ADC的速度和精度也提出了更高的要求。典型的高速架构ADC例如快闪型ADC和流水线型ADC通常以消耗功耗为代价换取速度的提升,为了提高能耗效率,混合型架构的流水线逐次逼近型ADC(Pipelined SAR ADC)被提出,该架构把流水线型ADC的高速并行优势和逐次逼近型ADC的低功耗、小尺寸优势融合在一起,可以在高速工作时实现较高的能耗效率,因而成为了近年来研究的热点。所以研究高速低功耗的Pipelined SAR ADC具有很大的意义和价值。本文对高速低功耗Pipelined SAR ADC的理论、关键技术和系统架构展开分析和研究,主要针对ADC的关键模块余量放大器进行了分析,并且提出一种新型的全动态高线性度动态放大器,在保证低功耗的同时提高了整体ADC的线性度;此外,为了进一步的提升ADC的整体速度,从降低SAR ADC的环路延时入手,本文提出一种高速动态并行异步逐次逼近逻辑,相比于传统异步逻辑,可以实现更快的速度和更低的功耗。本文基于40nm CMOS工艺,设计了一款两级12比特,采样率为500MS/s的Pipelined SAR ADC,通过仿真结果表明,在电源电压为1.1V,输入正弦波信号频率为171.143MHz情况下,有效位数为10.61bit,无杂散动态范围为72.84d B,ADC核心功耗仅为5.15m W,实现的Fo M值为6.6f J/conversion-step。

关键词：模数转换器流水线-逐次逼近型动态放大器异步逻辑

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流水线逐次逼近型模数转换器数字校准算法研究

流水线逐次逼近型模数转换器数字校准算法研究

引用

作者：董彭同济大学

学位级别：硕士

对于高速高精度的流水线-逐次逼近模数转换器(pipelined-SARADC)，其主要的性能制约因素为电容式数模转换阵列(CapacitiveDigital-to-AnalogConverter, CDAC)的电容失配误差和级间放大器的增益误差。本文提出了一种混合的数字校准算法... 详细信息

对于高速高精度的流水线-逐次逼近模数转换器(pipelined-SARADC)，其主要的性能制约因素为电容式数模转换阵列(CapacitiveDigital-to-AnalogConverter, CDAC)的电容失配误差和级间放大器的增益误差。本文提出了一种混合的数字校准算法，该校准算法由数字前台校准和数字后台校准混合组成。前台校准基于自校准技术，通过对ADC注入特定序列(Sequence)，可以量化并计算CDAC电容失配误差和级间放大器的静态增益误差。后台校准基于LMS算法，通过对ADC注入伪随机码，可以得到一个迭代公式，估计放大器的动态增益。最后，将电容失配误差和动态增益误差传至重构逻辑模块，计算出校准后ADC模拟输入对应的输出码。此外，本文还分析了冗余位校准技术对比较器失调误差的校准作用，分裂式电容阵列SARADC的电容失配问题，动态放大器的增益及其增益稳定性，伪随机码注入方式与冗余位之间的关系。仿真结果表明，对一个13位的3级分裂式电容阵列pipelined-SARADC进行校准后，ADC的信号噪声失真比(Signal-to-Noise-and-Distortion Ratio, SNDR)和无杂散动态范围(Spurious-FreeDynamic Range, SFDR)分别为79dB和94dB。

关键词：流水线逐次逼近型模数转换器数字校准算法动态放大器分裂式电容阵列增益稳定性

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噪声整形逐次逼近模数转换器高层次模型和电路技术研究

噪声整形逐次逼近模数转换器高层次模型和电路技术研究

引用

作者：华羽峰西安电子科技大学

学位级别：硕士

众所周知,数据转换器是模拟世界和数字世界相互联系的桥梁,因此模数转换器(ADC)在电子世界中扮演着非常重要的角色。随着科学技术和CMOS工艺的发展,各种应用领域中对ADC的性能要求越来越高,尤其在生物、医疗电子和便携式手持电子设备等... 详细信息

众所周知,数据转换器是模拟世界和数字世界相互联系的桥梁,因此模数转换器(ADC)在电子世界中扮演着非常重要的角色。随着科学技术和CMOS工艺的发展,各种应用领域中对ADC的性能要求越来越高,尤其在生物、医疗电子和便携式手持电子设备等先进领域,不仅需要ADC具有较高的精度,还需要有较低的功耗。传统的单一结构的ADC已经不能满足系统的需求,新型混合结构的ADC的研究迫在眉睫。噪声整形逐次逼近模数转换器是一种结合了 Sigma-Delta ADC和SARADC两种结构的新型混合结构ADC,它在保留SAR ADC低功耗优势的同时,结合了Sigma-Delta ADC噪声整形和过采样的技术,实现了高精度的特点。论文首先对噪声整形SAR ADC的整体结构和基本原理进行了介绍。SAR ADC作为其中的一个重要模块,本文首先对SARADC中的核心电路进行了研究,主要包括:采样开关、DAC开关时序、比较器和SAR控制逻辑等。然后论文利用MATLAB对噪声整形SARADC进行了系统建模和零点优化,并对其中的非理想因素对系统的影响进行了分析和仿真,主要包括时钟抖动、开关热噪声、比较器的失调、比较器的噪声和DAC失配误差等,以提高其噪声整形性能。在此基础上,论文设计了一款基于动态放大器的误差反馈型(EF)三阶无源噪声整形SAR ADC,采用交叉耦合共源共栅动态放大器对量化余差进行放大,相较于传统的单级动态放大器,其增益有明显的提高;采用无源有限冲激响应(FIR)滤波器进行环路滤波,避免有源运算放大器的使用,减小电路功耗;采用9位VCM-based开关时序的SARADC进行信号量化。本文采用电容失配整形(MES)的方法来解决DAC阵列中的电容失配误差,与经典的校准和动态元件匹配(DEM)方法相比,其电路复杂度和硬件消耗大大降低。论文基于SIMC 0.18μm工艺,电源电压为1.8V,采样频率为2MS/s,过采样率为8倍,后仿结果表明该ADC在9位SARADC的基础上实现了 12.8位的有效位数,信号带宽可达125KHz,电路功耗仅为105μW,ADC的核心电路面积为680×780μm2。

关键词：噪声整形逐次逼近模数转换器动态放大器误差反馈电容失配整形

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基于Pipelined-SAR混合结构的模数转换器研究

基于Pipelined-SAR混合结构的模数转换器研究

引用

作者：郝丹阳西安电子科技大学

学位级别：硕士

随着5G移动通信系统技术的发展,高速、高精度的模数转换器的需求正在不断提升。传统的Pipelined ADC在速度和精度上有着很大的优势,但存在芯片面积大,功耗高的问题;SAR ADC虽然具备低功耗且芯片面积小的特点,但由于它本身的结构导致在... 详细信息

随着5G移动通信系统技术的发展,高速、高精度的模数转换器的需求正在不断提升。传统的Pipelined ADC在速度和精度上有着很大的优势,但存在芯片面积大,功耗高的问题;SAR ADC虽然具备低功耗且芯片面积小的特点,但由于它本身的结构导致在速度和精度上受到限制。为了在速度、精度以及功耗三方面性能上有着良好的折衷,一种结合Pipelined ADC和SAR ADC优点的新型混合架构Pipelined-SAR ADC成为目前的研究热点。本论文基于TSMC 40 nm CMOS工艺,完成了一款采样速率为160 MS/s的12位Pipelined-SAR ADC。论文主要工作包括:1.完成系统方案设计。通过分析级数和子级精度对整体电路线性度和功耗的影响,确定了两级（6+7）SAR ADC的系统架构,其中第二级SAR ADC的最高位设为冗余位。通过MATLAB建模来验证其功能的正确性并讨论非理想误差对Pipelined-SAR ADC性能的影响。整体电路第一级采用基于Vcm-based的切换时序为后级提供稳定共模电压;第二级采用基于set and down的切换时序来减小开关能耗。2.完成电路的速度提升设计。为适用于高速Pipelined-SAR ADC,本论文提出一款高速高精度动态比较器,该动态比较器电路由基于正反馈的预放大级和快速锁存级构成。与传统动态比较器相比,该比较器有效缩短了传输延时。预放大级采用PMOS管作为输入管,减小对共模电压的依赖,锁存级采用NMOS作为输入管,有效提高比较器的工作速度。3.完成电路功耗的优化设计。针对残差放大器的设计,本论文提出一款改进型动态放大器,与传统的闭环放大器相比,该电路工作在开环的状态下,可以大幅度降低电路功耗的同时提高工作速度。该动态放大器可以有效解决开环放大器常见的增益不稳定问题,使得Pipelined-SAR ADC具备良好的动态性能。此外,利用级间增益缩减技术将残差放大器增益倍数减半可再次降低整体电路功耗,简化电路的设计。4.完成各关键模块及整体电路的设计。本论文同时完成自举开关电路、DAC电容阵列、SAR逻辑电路以及数字冗余矫正电路的设计。基于TSMC 40 nm COMS工艺,采用Cadence仿真环境完成了12位Pipelined-SAR ADC的电路搭建与版图设计。后仿真结果显示:在电源电压为1.2 V,采样速率为160 MS/s的条件下,输入频率为73.8672 MHz的正弦信号,整体电路有效位数为11.14位,SFDR为73.9 d B,SNDR为68.8 d B,ADC核心面积为0.029 mm2,功耗为5.26 m W,满足设计要求。

关键词： Pipelined-SAR ADC 动态放大器动态比较器低功耗

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12bit 200MS/s Pipelined-SAR ADC的设计

12bit 200MS/s Pipelined-SAR ADC的设计

引用

作者：刘畅东南大学

学位级别：硕士

高速高精度的模数转换器（Analog-to-Digital Converter,ADC）在移动通信系统中扮演重要的角色,传统的高速高精度ADC通常采用流水线结构实现,但是流水线型模数转换器（Pipelined ADC）功耗很高,不适合应用在电池供电的低功耗系统中,而... 详细信息

高速高精度的模数转换器（Analog-to-Digital Converter,ADC）在移动通信系统中扮演重要的角色,传统的高速高精度ADC通常采用流水线结构实现,但是流水线型模数转换器（Pipelined ADC）功耗很高,不适合应用在电池供电的低功耗系统中,而流水线型逐次逼近模数转换器（Pipelined-SAR ADC）能够在满足高速高精度的要求下保持很低的功耗,因此逐渐成为当前的研究热点。本论文的主要工作是设计一款应用在移动通信系统中的低功耗Pipelined-SAR ADC,分辨率为12bit,采样率达到200MS/s。在系统架构方面,采用开环动态放大器代替传统的闭环运算放大器减小功耗;采用2bit/cycle的SAR ADC和上极板采样技术提升转换速度。在校准方案设计方面,论文详细分析了基于动态放大器的Pipelined-SAR ADC中存在的各种非理想因素,改进设计了一种后台级间增益校准方案,利用第二级SAR ADC转换相剩余的时间比较两级ADC量化范围的不同,并根据比较结果自动调整动态放大器的增益。该校准方案能够实时消除由工艺偏差、寄生电容以及温度变化等导致的级间增益误差。在电路设计方面,改进设计了一个增益可调的动态放大器,能够配合校准电路自动调整增益;设计了SAR ADC中的重要电路模块包括异步时序电路、DAC电容阵列和全动态比较器等。最后设计了多相时钟电路保证ADC能够稳定工作。论文基于TSMC 40nm CMOS工艺设计了具体的电路及版图。后仿真结果表明,当采样速率为200MS/s,输入频率为98.4MHz、幅度为-1dBFS的正弦信号时,其信噪失真比（SNDR）达到71dB,有效位数（ENOB）为11.5bit,无杂散动态范围（SFDR）达到78.2dB,功耗为3.2mW,芯片面积仅为0.053mm2,其性能指标达到了设计要求。

关键词：流水线型逐次逼近模数转换器动态放大器增益误差后台校准

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14位高速流水线—逐次逼近型模数转换器关键技术研究

14位高速流水线—逐次逼近型模数转换器关键技术研究

引用

作者：叶家伟西安电子科技大学

学位级别：硕士

作为模拟信号与数字信号的桥梁,模数转换器严重影响通信、智能传感等系统的性能,也是模拟集成电路领域一直以来的研究热点。流水线模数转换器（Pipeline ADC）因其流水线操作的特点,是实现高速高精度指标的首选架构。但是由于传统结构... 详细信息

作为模拟信号与数字信号的桥梁,模数转换器严重影响通信、智能传感等系统的性能,也是模拟集成电路领域一直以来的研究热点。流水线模数转换器（Pipeline ADC）因其流水线操作的特点,是实现高速高精度指标的首选架构。但是由于传统结构包含大量运放和比较器,使得功耗随精度增加而大大增大。相较而言,逐次逼近型模数转换器（SAR ADC）能效优势明显,结构简单,与先进工艺兼容性高,但其速度受限于比较次数和比较器的比较速度,精度受限于比较器输入噪声。基于两种ADC的优缺点,混合结构的流水线型-逐次逼近模数转换器（Pipelined SAR ADC）为先进工艺下高速高精度ADC的实现提供了良好的解决方案。该混合结构不仅保留了SAR ADC低功耗的优点,且利用流水线技术实现了高精度和高速度。本文首先对Pipelined SAR ADC的工作原理和基础结构进行了简单介绍。考虑到SAR ADC是ADC系统的重要模块,论文对其核心电路包括采样开关、比较器、DAC开关时序方案、SAR动态逻辑等进行了研究。然后论文着重阐述了基于传统运算放大器的增益数模单元电路（MDAC）。在此基础上,论文采用旁路电流增益提升型动态放大器结构作为一种新型余量放大电路,在大大提高增益的同时,有效降低了ADC整体的面积、功耗和设计复杂度。由于动态放大器类似运放的开环应用,其增益受输入影响,线性度较差。为了改善余差放大模块的线性度,本文提出了余差折叠的系统解决方案,在无需优化动态放大器结构的基础上,提高了ADC整体的无杂散动态范围。同时第一级ADC采用子量程（Subrange）DAC结构和浮动检测并跳过（Floated Detect And Skip）电容阵列开关算法,进一步优化了速度、功耗和线性度。论文利用MATLAB对采用余差折叠技术的Pipelined SAR ADC进行了系统建模验证。除此之外,文章还对基于动态放大器的Pipelined SAR ADC包含的非理想因素进行了分析和仿真。论文基于TSMC 65nm CMOS工艺,设计了一款电源电压1.2V的14位50MHz可配置工作模式的Pipelined SAR ADC,后仿真结果表明输入信号频率为24.5605MHz,摆幅为2.4Vpp时得到折叠模式输出结果SFDR为95.0d B,SNDR为72.8d B,有效位数达到了11.80位。电路总功耗1.92m W,ADC的核心电路面积为0.186mm2。

关键词：流水线型-逐次逼近模数转换器动态放大器余差折叠浮动检测并跳过

来源：评论

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10bit 500MS/s Pipeline-SAR ADC的设计

10bit 500MS/s Pipeline-SAR ADC的设计

引用

作者：包天罡东南大学

学位级别：硕士

模数转换器(ADC)作为现代通信系统中的关键电路,其性能直接决定了通信系统的整体性能。在需要中等精度高速ADC的应用场合,如无线网802.11ac通信协议等,流水线逐次逼近型模数转换器(Pipeline-SAR ADC)以其兼顾高速和低功耗的结构特点、... 详细信息

模数转换器(ADC)作为现代通信系统中的关键电路,其性能直接决定了通信系统的整体性能。在需要中等精度高速ADC的应用场合,如无线网802.11ac通信协议等,流水线逐次逼近型模数转换器(Pipeline-SAR ADC)以其兼顾高速和低功耗的结构特点、对先进工艺兼容良好等优良特性被广泛使用。针对现代高速通信系统的应用场合,论文设计了一款10bit 500MS/s的Pipeline-SAR ADC,其系统架构为两级结构,两级SAR ADC都实现6bit的数据量化,级间放大器提供4倍增益,设置2bit级间冗余。在第一级SAR ADC中,提出了一种基于自关断比较器的非环路(Loop-unrolled)结构,在每位比较完成后,通过自关断信号将当前位比较器关断,在不影响比较器锁存级保持数据的前提下,极大减小了Loop-unrolled结构的功耗;同时,针对Loop-unrolled结构多个比较器之间的失调失配,采用了一种基于参考比较器的后台失调校准方法,参考比较器的引入使得该校准方法可以在不增加额外校准时间的前提下完成后台校准,保证了系统的高速特性。级间放大器采用了一种增益稳定的动态放大器,通过将动态放大器的增益构造为同种参数比例乘积的形式,实现增益稳定,并对其工作时序进行了优化,避免了额外时钟相的引入。第二级SAR ADC采用了两路交替比较器结构,同时对两个比较器采用了前台失调校准,以避免引入额外的校准时间。由于级间放大器仅提供4倍增益,第二级的量化范围较小,本文在第二级电容阵列的设计上使用了非二进制冗余,以减小DAC建立误差造成的影响。本文还设计了数字码整合电路、全局时钟产生电路,以保证整个Pipeline-SAR ADC设计的完整性。本文基于TSMC 40nm CMOS工艺设计了具体的电路与版图。后仿真结果表明,在1.1V电源电压下,采样率为500MS/s时,输入近奈奎斯特频率的信号,在tt工艺角下,有效位数(ENOB)达到9.2位,无杂散动态范围(SFDR)达到64.5dB,功耗为7.52mW,FoM值为25.76fJ/***,达到设计指标要求。

关键词：流水线逐次逼近型模数转换器自关断比较器非环路结构动态放大器

来源：评论

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14-bit 320MS/s Pipelined-SAR ADC IP设计

14-bit 320MS/s Pipelined-SAR ADC IP设计

引用

作者：褚洪浩清华大学

学位级别：硕士

本文目标为实现14-bit分辨率、320MS/s采样率、低功耗ADC IP的设计。目前常用的ADC结构包括逐次逼近型ADC(SAR ADC)、流水线型ADC(Pipelined ADC)、全并行ADC(Flash ADC)和积分型ADC(∑-ΔADC)。在高性能低功耗ADC应用中,SAR ADC以其较... 详细信息

本文目标为实现14-bit分辨率、320MS/s采样率、低功耗ADC IP的设计。目前常用的ADC结构包括逐次逼近型ADC(SAR ADC)、流水线型ADC(Pipelined ADC)、全并行ADC(Flash ADC)和积分型ADC(∑-ΔADC)。在高性能低功耗ADC应用中,SAR ADC以其较低功耗且结构简单易于集成的特点被广泛应用。流水线ADC由若干级电路串联而成,每一级在一个时钟周期内完成转换,从整个系统来看相当于每一个时钟周期都完成一次ADC转换。因此流水线ADC可以通过相对较高的功耗实现高速高精度。这两种结构的ADC随着性能提升各自会遇到不同的技术瓶颈:随着采样率提高,流水线ADC的孔径误差冗余迅速减小,导致高频输入的情况下性能下降。随着分辨率提高,流水线ADC的级分辨率增加导致子Flash ADC的功耗随分辨率呈指数增长;SAR ADC实现高精度的同时大大增加了比较器低噪与高带宽的要求。为了克服这些问题实现高性能,本设计使用PipelinedSAR ADC实现高性能、低功耗的设计要求。使用Pipelined-SAR结构相当于在Pipelined结构中使用SAR ADC作为子AD,即消除了孔径误差的问题,同时代替了Flash ADC,降低了功耗;在高精度SAR ADC中加入余差放大器,同时降低两级SAR ADC比较器低噪的要求。对于SAR ADC来说,虽然比较器失调会造成系统SNR的下降,但影响较小,然而Pipelined-SAR ADC中,第一级SAR ADC电容顶板同时连接至比较器与余差放大器输入端,直流失调导致模块间的失配很大程度上影响了ADC的性能。考虑到预放大电路可以作为动态放大器使用,本设计创新性的对预放大电路进行了复用,同时作为比较器的预放大器与动态放大器使用,消除了失配的影响与对关键节点的寄生。针对动态放大器增益不稳定的问题使用了增益校准。同时针对较差corner或其他原因引起的增益偏差增加了基于Dither注入的后台增益校准方法。本设计基于tsmc 28nm CMOS工艺完成了电路与版图的设计并进行了仿真验证。ADC核心版图面积为100μm×70μm。采样率为320MS/s,前仿真结果低频输入下ENOB=14.09,Nyquist频率输入下ENOB=13.86。后仿真结果低频输入下ENOB=13.90,Nyquist频率输入下ENOB=13.13,加入瞬态噪声仿真结果ENOB=11.73,SNDR=72.35。ADC功耗为2.87mW,FOM值为2.64fJ/con-step,仿真结果表明基本达到了设计目标。

关键词：模数转换器低功耗 Pipelined-SAR 动态放大器增益校准

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