检索结果-内蒙古大学图书馆

作者：杜延康国防科学技术大学

学位级别：博士

我国航天科技的飞速发展,使得空间应用抗辐射集成电路的研究已经成为学术界和工业界的关注重点。随着工艺尺寸的缩减以及时钟频率的增加,组合电路中的软错误率已逐渐成为总的软错误率的主要来源。本文针对纳米尺度下的组合电路,对其软... 详细信息

我国航天科技的飞速发展,使得空间应用抗辐射集成电路的研究已经成为学术界和工业界的关注重点。随着工艺尺寸的缩减以及时钟频率的增加,组合电路中的软错误率已逐渐成为总的软错误率的主要来源。本文针对纳米尺度下的组合电路,对其软错误分析、测量及加固技术展开了深入的研究。主要取得如下几个方面的研究成果:(1)提出了处理重汇聚问题的SET混合时序传播算法,并首次获得了脉冲窄化效应对大规模组合电路软错误率影响的模拟数据。通过对粒子入射位置和脉冲窄化效应之间的关系进行建模,提出了考虑脉冲窄化效应的组合电路软错误率分析方法。模拟结果表明:脉冲窄化效应对软错误率的影响与具体的版图布局密切相关,对于不同的测试电路,脉冲窄化效应可以使其软错误率减少4-16%,当采用一种优化后的版图布局结构后,可以使其软错误率进一步减少。(2)从敏感区的角度研究了组合电路中的多SET现象,研究发现多SET敏感区的敏感性比单SET敏感区的敏感性低一个量级之上。提出了基于版图的简化多SET敏感区模型及面积计算方法,基于该模型分析了65 nm工艺下大规模组合电路中多SET的产生与传播概率。模拟结果表明:虽然多SET传播至末端锁存器的概率大于单个SET的传播概率,但是多SET的产生概率远低于单个多SET的产生概率。(3)提出了有效敏感区以及有效SET脉宽概念对纳米尺度下的敏感晶体管建模,并基于该概念对组合电路软错误率进行计算,研究发现:将漏区作为敏感区的方法会低估电路的软错误率一个量级之上。采用网格划分的方法对纳米尺度下晶体管的敏感区重新定义,在此基础上提出了有效敏感区及有效SET脉宽的概念,并通过重离子试验进行了验证。试验和模拟结果表明,有效敏感区概念更加接近真实的情况,将漏区作为敏感区的方法会低估组合电路的软错误率一个量级之上,给电路设计者带来过于乐观的结论。(4)提出了基于粒子入射位置的软错误率评估技术,该评估方法综合考虑了电荷共享效应、脉冲窄化效应、多SET、角度等因素。通过网格划分的特征化方法对粒子入射位置与SET脉冲宽度之间的关系进行建模,进而提出了基于粒子入射位置的组合电路软错误率评估技术,该技术考虑了纳米尺度下影响组合电路软错误率的诸多因素。模拟和重离子试验结果表明该技术能更加真实地反映组合电路的软错误率,可以更加细微地表征和统计单个入射粒子引起的电路级响应。(5)基于65 nm某商用体硅CMOS工艺,设计了三种新颖的组合电路软错误测量结构,并采用重离子试验获得了大规模组合电路中SET脉宽分布的试验数据。基于对称思想提出了三种组合电路软错误测量结构:反相器链的SET动态测量结构、分别测量PMOS和NMOS脉宽及电荷共享能力的结构、测量大规模组合电路软错误率的结构。在65 nm某商用体硅CMOS工艺下对这些测试电路进行了流片及功能测试,并采用重离子试验验证了测量大规模组合电路软错误率的测试结构,很好地弥补了国际上在试验测量方面的不足。(6)设计并实现了组合电路软错误的多层次加固技术,研究表明:在平均损失22.8%面积开销的情况下,该加固技术可以平均减少66.8%的软错误率。提出的多层次加固技术分别在工艺、单元、版图、电路等层次加固组合电路,采用统一的框架将各个层次的加固技术整合在一起,集成至商用的EDA工具中。模拟结果表明,该加固技术具有良好的加固性能,并且该技术可以根据具体的可靠性指标进行配置。

关键词：纳米CMOS组合电路单粒子瞬态软错误率脉冲窄化效应版图布局多SET 加固

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FDSOI器件和SRAM电路单粒子效应研究

FDSOI器件和SRAM电路单粒子效应研究

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作者：徐静妍国防科技大学

学位级别：博士

空天应用集成电路通常需要工作在恶劣的空间辐射环境中,因此会受到太空中高能粒子轰击从而引发辐射效应。美国国家地理数据中心(NGDC)和美国航空航天局(NASA)统计发现单粒子效应是导致卫星电子系统故障发生的最主要的原因。随着工艺尺... 详细信息

空天应用集成电路通常需要工作在恶劣的空间辐射环境中,因此会受到太空中高能粒子轰击从而引发辐射效应。美国国家地理数据中心(NGDC)和美国航空航天局(NASA)统计发现单粒子效应是导致卫星电子系统故障发生的最主要的原因。随着工艺尺寸缩减,元器件集成度不断提高,节点电容减小,电路工作频率提高,单粒子效应对CMOS集成电路的可靠性影响越来越严重。同时,为了满足日渐提升的星上运算需求,抗辐射CMOS集成电路需要基于更加先进的工艺节点,FDSOI技术成为28纳米以下抗辐射CMOS集成电路发展的重要选择。因此,针对FDSOI器件和电路的单粒子效应研究对未来空天应用集成电路设计发展十分必要,引起了学术界和工业界的强烈关注。本文以28-nm FDSOI器件和SRAM电路为主要研究对象,结合三维TCAD数值模拟、地面重离子辐照实验和理论分析的研究方法,对FDSOI器件SET敏感性特点、工艺尺度缩减带来的影响、温度电压入射粒子等多种因素与SET和SEU的相关性等科学问题展开了系统的研究。本文的研究工作和成果主要是以下四个方面:(1)首次指出工艺尺度缩减对FDSOI器件SET敏感区位置以及NMOS和PMOS敏感性差异的影响。研究发现,FDSOI工艺中NMOS器件比PMOS器件对SET更加敏感,而这种敏感性差异在0.2-μm大尺度工艺下表现显著,28-nm小尺度工艺下表现不明显。随着工艺尺度继续缩减,FDSOI工艺中NMOS和PMOS的SET敏感性将更加接近。FDSOI器件真正对SET最敏感的区域是靠近栅区的漏区,并且随着工艺尺度缩减漏区将变得比栅区更加敏感。漏极接触向远离栅极方向移动时最敏感区域将向远离栅极的漏区方向漂移,且电荷收集量增大。(2)首次提出28-nm FDSOI器件在低电压工作状态下SET有强烈的反温度效应。研究发现,当电源电压在0.6V以上时,SET脉冲宽度随电源电压减小近似线性增大。然而,电源电压在0.6V以下时,SET脉冲宽度随电源电压减小忽然剧烈增大。首次发现28-nm FDSOI工艺下器件在低电压(<0.6V)工作状态时表现出很强的SET温度敏感性,而且SET脉冲宽度呈现显著的反温度效应,但正常电压(1V)工作状态时SET对温度并不敏感。通过分析温度和电源电压对器件饱和电流和电荷收集量的影响揭示了SET与温度、电压的相关性机理。(3)全面评估了28-nm FDSOI SRAM单粒子翻转的LET阈值以及入射位置、入射角度相关性。TCAD模拟结果表明,与45-nm以上FDSOI SRAM单元中晶体管漏区不敏感的结论不同,28-nm工艺下最敏感的区域是下拉NMOS晶体管的漏区。发现28-nm FDSOI SRAM单元发生SEU的阈值LET约为1.8 MeV-cm/mg。重离子辐照实验发现,顺栅角度入射比垂直栅角度入射对SEU截面的影响更大,但都和垂直入射的SEU截面一样在10量级,垂直入射没有发现单粒子多位翻转,30°和60°角度入射也很难产生单粒子多位翻转,多位翻转截面在10量级。(4)发现了28-nm FDSOI SRAM电路SEU轻微的反温度效应、电压相关性受粒子LET影响以及最好的体偏置是零偏。结合三维TCAD数值模拟和重离子辐照实验发现,28-nm FDSOI SRAM电路中SEU呈现出轻微的反温度效应,高温时SEU截面反而略小,入射粒子LET较高时反温度效应趋弱。当LET较低的粒子(O离子)辐照时,SEU截面在电源电压减小时明显增大,而LET较高的粒子(Ge离子)辐照时,SEU截面与电源电压没有明显的相关性。SEU截面最小的体偏置为零偏状态,即NMOS和PMOS器件体偏置均接地。本文着眼于FDSOI技术引入的新型结构带来的器件SET敏感性差异和电荷收集机理变化,考虑了工艺尺度缩减对SET敏感性特征带来的影响。同时针对太空环境恶劣的温度条件和FDSOI技术低电压低功耗的工作特点,重点关注了电压和温度条件对器件SET敏感性的影响。针对FDSOI工艺CMOS集成电路中SEU更高的软错误贡献率,选取最典型的存储模块SRAM电路为研究对象,重点分析了粒子入射情况以及电路工作状态等多种相关因素对SEU截面的影响。本文成果对系统全面认识FDSOI工艺单粒子效应特性提供了可靠的参考依据和原始数据,为未来FDSOI工艺抗辐射CMOS集成电路设计提供了重要的理论指导。

关键词：全耗尽型绝缘体上硅单粒子瞬态单粒子翻转温度电压 LET阈值静态随机存取存储器

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辐照环境下时钟数据恢复电路稳定性研究

辐照环境下时钟数据恢复电路稳定性研究

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作者：刘辉华电子科技大学

学位级别：博士

随着音频、视频、多用户终端等高度综合化业务在航空航天领域的应用,传统的RS422、1553B等总线所提供的数据带宽已难以满足传输高数据带宽的需求。因此,更高传输速率的串行总线技术,如FC-AE、SpaceWire等应运而生,这些高速总线中,时钟... 详细信息

随着音频、视频、多用户终端等高度综合化业务在航空航天领域的应用,传统的RS422、1553B等总线所提供的数据带宽已难以满足传输高数据带宽的需求。因此,更高传输速率的串行总线技术,如FC-AE、SpaceWire等应运而生,这些高速总线中,时钟数据恢复电路(Clock and Data Recovery,CDR)是其中的关键模块,这是由两个因素决定的:一方面CDR电路提供整个系统电路的基准时钟;另一方面CDR电路根据串行输入数据的相位调整数据采样时钟的相位,恢复时钟,并对高速串行输入数据进行重定位。随着集成电路工艺进入深亚微米阶段,空间环境中使用的时钟恢复电路稳定性面临极大挑战:(1)数据传输速率达到上Gbps时,辐照产生的瞬态脉冲持续时间的宽度与数据位宽可以比拟,区分和处理瞬态脉冲本身存在极大困难,单粒子瞬态效应会导致恢复的高速时钟抖动加剧、从而增加数据误码;(2)频率源是电子系统中抗辐照加固的薄弱环节,受单粒子瞬态脉冲效应影响会产生相位偏移、时钟抖动,甚至失锁等问题。传统的频率发生器和CDR环路结构难以有效的免疫空间环境中的单粒子效应影响。因此,研究适合空间环境应用的高速串行通信芯片的频率源和CDR电路对空间数据高速传输具有重要的意义。本文针对高速接口中时钟数据恢复电路信号稳定性展开研究,主要工作如下:(1)深亚微米工艺条件下,面向辐照环境应用中的CDR架构稳定性分析与研究;(2)在辐照环境下,高速锁相环电路中的单粒子瞬态脉冲效应分析与加固研究。针对第一个问题,本文分析了传统单环时钟恢复电路结构本身和受到单粒子瞬态脉冲影响,而导致恢复时钟抖动过大的原因,提出了一种新型的双环插值结构电路,降低了恢复时钟的抖动;针对第二个问题,本文提出了一种数字控制滤波思想来降低电荷泵和偏置电路中单粒子瞬态效应对振荡器的影响,从而降低时钟的抖动,上述两个措施最终提高了时钟数据恢复电路的稳定度。本文研究工作是基于商用工艺上进行的,对航空器件国产化、低成本化有重要的意义。本文第三章对第一个问题展开分析并提出核心创新结构:基于半速率数字鉴相器结构的时钟数据恢复技术,参与鉴相的四个正交相位时钟,其上升、下降沿不可能完全对称,导致对连续数据采样的起始时刻也有差异,存在鉴相“死区”。因此恢复的时钟最终是动态“稳定”在某几位插值相位之间,当恢复时钟控制位稳定在低权位与高权位边沿时,这种情况会导致大的时钟相位抖动。基于上述分析,本文提出了一种新型的时钟控制环和数据延迟环,通过时钟和数据两个环路的调节,将最终恢复时钟动态稳定在低权位之间,降低了恢复时钟的抖动。另外对于单粒子脉冲效应的影响,本文提出了改进型鉴相器、数字滤波整形、格雷码计数,以及校正电路等综合手段降低软错误发生概率,提高恢复时钟的平稳性。本文第四章对第二个问题展开研究,分析了锁相环中各个模块单粒子瞬态效应的影响,提出了一种电荷泵注入脉冲的系统分析方法。本章最后针对前人分析的研究结果:电荷泵中输出级晶体管受单粒子瞬态效应的影响最为严重,提出了一种新型的数控抑制(Numerical Control Restrain,NCR)方法,通过利用鉴频鉴相器相位超前和滞后指示信号,控制电荷泵电流脉冲与环路低通滤波器通路的开闭,当环路锁定时,尽管电荷泵受单粒子瞬态效应影响,产生了瞬时电流脉冲,但此时控制电荷泵充放电的信号并不打开NCR中电流通路,因此瞬态脉冲不能通过环路滤波器作用到振荡器上,也即是抑制掉了辐射电流脉冲,从而达到稳定时钟的目的。当锁相环锁定时,采用0.75pC电荷入射输出敏感点,对比发现能够抑制掉60%电流脉冲,频率变化减少一个数量级;同时将NCR电路用于振荡器偏置电路输出级,新结构也能够避免振荡器失锁。本文第五章进行了加固与非加固两种结构CDR电路测试验证,电路均采用130nm CMOS工艺。对两种电路进行脉冲激光注入试验表明:相同工艺条件下,对于无加固措施的CDR电路,激光等效线性能量阈值为50MeVcm2/mg时,恢复时钟出现单粒子瞬态效应;能量阈值达到75MeVcm2/mg时,电路锁定。而对于加固处理的CDR电路,当等效线性能量阈值为75MeVcm2/mg时,时钟发生单粒子瞬态效应;能量阈值达到100MeVcm2/mg时,电路锁定。通过仿真和激光模拟试验,证实加固后的CDR电路抗单粒子瞬态和单粒子锁定能力有明显提高,由于本文所提出的CDR电路稳定方法是基于电路架构级别的,因此对工艺具有更广泛的适用性。

关键词：单粒子瞬态单粒子锁定时钟数据恢复锁相环设计加固

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28纳米CMOS工艺直流偏置电路抗单粒子辐射加固技术研究

28纳米CMOS工艺直流偏置电路抗单粒子辐射加固技术研究

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作者：刘婧恬国防科技大学

学位级别：博士

航天器中的微电子电路和系统时刻面临着空间辐射环境的威胁。随着工艺尺寸的不断缩减和电路规模的急剧上升,单粒子瞬态（SET）的产生与传播越来越复杂,严重威胁到纳米CMOS集成电路在空间辐射环境下的正常工作。直流偏置电路作为模拟电... 详细信息

航天器中的微电子电路和系统时刻面临着空间辐射环境的威胁。随着工艺尺寸的不断缩减和电路规模的急剧上升,单粒子瞬态（SET）的产生与传播越来越复杂,严重威胁到纳米CMOS集成电路在空间辐射环境下的正常工作。直流偏置电路作为模拟电路的一个重要组成部分,广泛应用于模拟和数模混合电路系统。相较于数字电路工作在二进制“0”或“1”状态,直流偏置电路输出静态直流（DC）电压或电流,为模拟和混合电路系统设计提供全局信号。因此,一旦有粒子轰击在直流偏置电路的关键节点上,单粒子辐射效应引起的扰动可在整个IC中引起广泛的全局效应,造成信号输出错误甚至系统功能中断。因此,面向先进CMOS工艺直流偏置电路的抗辐射加固方法是宇航用电子系统亟待突破的关键技术。本文以28 nm CMOS工艺直流偏置电路作为主要研究对象,以理论分析、模型模拟、激光辐照实验和重离子辐照实验作为研究方法,从SET效应机理分析、晶体管级加固技术、电路级加固技术和模块级加固技术多个层面对单粒子辐射效应在直流偏置电路中引起的电荷收集机理和抗辐射技术展开系统性研究。本文的主要工作和创新点如下:（1）机理分析方面,系统研究了模拟电路相邻级之间的电荷共享效应。仿真发现在28 nm体硅CMOS工艺下,模拟电路相邻级之间存在一个最佳间距,可以通过电荷共享效应实现单粒子扰动的最大程度抑制。如果模拟电路相邻级之间过近,虽然被轰击节点的单粒子扰动得到有效抑制,但是电荷共享晶体管收集的电荷在电路输出端产生主导作用。本文提出电荷共享效应在模拟电路SET抑制过程中起到双重作用,为版图级抗辐射加固提供了新的思路。（2）晶体管级加固方面,提出将MOS管的体极和源极相连（BTS技术）可以有效地抑制模拟电路单粒子瞬态,并将该技术成功应用到运算放大器和数字单元电路的抗辐射加固设计中。针对运算放大器电路,仿真结果表明,当LET为30Me V?cm2/mg的粒子轰击敏感节点时,采用BTS的运算放大器可以将SET脉冲幅度减小26.4%,脉冲宽度减小75.8%,并且不引入额外的性能损失。针对数字单元电路,实验结果表明采用BTS抗辐射加固技术可以将数字电路的敏感面积减小45%以上。（3）晶体管级和电路级加固方面,以电流镜电路为例进行了研究。晶体管级方面,提出将电流镜晶体管采用动态阈值管（DTMOS）方式连接,即将多个晶体管的体极和栅极相连,实现电流镜电路的晶体管级加固。仿真结果表明,DTMOS技术有效抑制了共源共栅电流镜由单粒子效应引起的输出扰动。电路级方面,增加了一个额外的电荷耗散晶体管实现单粒子瞬态抑制。该技术包括两个反相器和一个耗散晶体管。反相器作为单粒子轰击传感器,当重离子击中敏感节点时反相器将耗散晶体管打开,从而实现辐射收集电荷的快速耗散。仿真结果表明,当LET为30 Me V?cm2/mg的粒子轰击敏感节点时,该技术将SET脉冲宽度减小48.4%。（4）模块级加固方面,针对带隙基准电路提出了两种加固方法。提出输出信号自动误差检测和隔离技术,结合双模冗余技术可以最大程度上消除SET轰击带隙基准所产生的输出扰动。该技术可以广泛地应用于直流电路加固,无论带隙基准电路架构和输出直流电压大小,都可以将SET扰动降低到基本可忽略的水平。提出一种带隙基准输出扰动滤波消除技术,将较低频率的SET脉冲信号转变为高速跳变的误差信号,再通过片上滤波器滤除。该技术在不引入过大面积开销的前提下实现了带隙基准电路的有效加固。（5）将直流偏置电路的加固设计应用在高速数模混合系统中。面向高速串行接口（Ser Des）系统,以16 Gbps时钟数据恢复（CDR）电路为例,研究了直流偏置电路对复杂的高速数模混合电路抗辐射性能的影响。在28 nm工艺下设计并流片了加固和非加固对照测试芯片。激光辐照实验表明,在直流偏置电路上采用了以上提出的抗辐射加固设计后的CDR电路,其抗SET辐射性能得到大幅提升。论文最后对纳米CMOS直流偏置电路单粒子瞬态抗辐射相关工作进行了总结和展望。

关键词： 28纳米CMOS集成电路直流偏置电路模拟电路单粒子瞬态抗辐射加固设计

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辐照环境中通信数字集成电路软错误预测建模研究

辐照环境中通信数字集成电路软错误预测建模研究

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作者：周婉婷电子科技大学

学位级别：博士

随着科技的进步,电子器件的数字化和集成度日益提高,以数字集成电路为核心的电子器件在空间通信与信息系统中发挥着重要的作用。然而,由于空间环境中富含高通量的质子和高能重离子,这些粒子入射硅材料会诱发单粒子效应,从而对电子器件... 详细信息

随着科技的进步,电子器件的数字化和集成度日益提高,以数字集成电路为核心的电子器件在空间通信与信息系统中发挥着重要的作用。然而,由于空间环境中富含高通量的质子和高能重离子,这些粒子入射硅材料会诱发单粒子效应,从而对电子器件的可靠性造成了极大的影响。随着数字集成电路工艺特征尺寸进入了深亚微米时代,单粒子效应产生的软错误已经成为了影响航空航天设备中数字集成电路可靠性的重要因素。根据单粒子效应发生的位置不同,软错误可以分为发生在时序电路中的单粒子翻转和组合逻辑中的单粒子瞬态两种。在行业中,软错误一般采用翻转截面和软错误率来表征。目前对于软错误的评估通常采用辐射实验的方法,但该方法难以在设计阶段对设计进行单粒子性能评估且实验价格昂贵。因此,国内外研究人员纷纷展开了针对设计阶段的软错误预测研究,以待在集成电路的设计初期提供一套有效的可靠性评估方法,从而避免因设计考虑不足带来的芯片迭代流片和反复进行单粒子实验产生的巨大经济损失。集成电路工艺特征尺寸不断缩小,器件节点关键电荷的减小和电路集成度的日益提高,使得数字集成电路的软错误率不断增大。同时这些随着科技进步而引入的工艺特点给数字集成电路的软错误评估模型带来了新的挑战,其主要表现为:(1)集成电路器件特征尺寸减小造成逻辑门电路的面积减小,从而导致粒子入射覆盖面积与逻辑门电路的面积比增大,也就导致了电荷共享效应的出现。在存储器件中,电荷共享效应的直接现象是单粒子多比特翻转。实验表明:在深亚微米工艺下,器件的翻转截面已大于了器件本身的几何尺寸。这一现象的出现对现有单粒子翻转截面的预测提出了新的挑战。(2)特征尺寸减小和工作电压的降低导致存储器件发生翻转的临界电荷也随之减小,从而导致空间环境中通量很高的质子可以通过直接电离引起单粒子翻转,进而造成单粒子翻转引起的软错误持续增长。现有的质子翻转截面预测模型基本都只关注了质子的二次翻转效应,这一现象的出现对质子引入的翻转截面预测提出了新的要求。(3)工作频率的提高导致组合逻辑电路中单粒子瞬态效应引起的软错误占到了很高的比重,不能再被忽视。本文针对深亚微米工艺下单粒子效应出现的新情况,对翻转截面和软错误率预测进行了深入研究,具体工作如下:(1)深亚微米工艺下,重离子引入的时序电路核心器件的单粒子翻转截面的电路级预测方法研究;(2)深亚微米工艺下,质子引入的翻转截面预测模型研究;(3)深亚微米工艺下,单粒子效应引入的组合逻辑软错误率快速评估方法研究。针对第一个问题,本文主要解决高能重离子引入的翻转截面预测。针对第二个问题,本文主要解决质子直接电离引入的翻转截面预测和二次反应翻转截面预测,从而为目前出现的新现象提供一套预测方法。针对第三个问题,本文提出了一种快速预测单粒子瞬态效应的硬件模拟方法,从而为大规模组合逻辑电路的软错误率提供一种评估方式。本文第三章对于第一个问题展开了研究,提出了一种基于电路级单粒子效应模拟的翻转截面预测方法。根据深亚微米工艺下,单粒子翻转饱和截面受粒子辐射距离影响更大这一研究结果,定义了影响距离这一概念。将粒子入射器件位置到敏感管漏极中心的距离作为重要参量引入电路级单粒子效应建模中,并提出适合深亚微米工艺下的电流注入模型。通过该电流注入模型可以将入射粒子的线性传输能量值转化为影响距离,并结合存储器件的版图信息提出了单粒子翻转截面预测模型。采用该预测方法对三种工艺尺寸的时序器件进行了实例分析,结果显示该方法的翻转截面预测值与单粒子实验数据有较好的吻合度。本文第四章对于第二个问题进行了研究,根据反应机理的不同,质子翻转截面预测可以分为两类进行分析:(1)低能量质子直接电离引入的翻转截面预测,等效为在低LET域的翻转截面预测;(2)高能质子二次反应产生的反冲重离子翻转截面预测。针对低能质子的翻转截面预测,本文根据器件内部的单粒子敏感性不同而定义了敏感因子参数,并在此基础上提出了精细翻转截面预测模型。对于高能质子二次反应产生的翻转截面,本文构建了可变灵敏体,并在此基础上提出了一种改进的两参数核反应模型用于预测质子的二次反应引入的翻转截面。结合所提出的两种预测模型,对90、65nm工艺的静态随机存储器进行了翻转截面预测,结果显示预测的翻转截面与质子实验数据吻合较好。本文第五章提出了一种快速预测组合逻辑软错误率的硬件模拟方法。通过对单粒子瞬态效应的研究,将脉冲传输中产生的电气掩蔽效应和脉冲展宽效应建模为逻辑门物理延迟信息表征的解析表达式,并在此基础上通过量化思想建立了一种适合硬件模拟的单粒子瞬态注入模型。该模型用一个线性加减计数器和比较器实现了真实物理延迟信息的表征,通过设置比较器的阈值和计数器的最大值可以在硬件模拟中表征每个门的传输特性。利用该硬件注入模型可以对全电路的单粒子瞬态效应模拟进行加速。采用本文提出的软错误率计算方法对ISCAS’8

关键词：软错误单粒子翻转单粒子瞬态翻转截面软错误率

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一种新颖高效抗SEU/SET锁存器设计

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微电子学与计算机 2014年第7期31卷 27-31,36页

作者：梁华国王旭明黄正峰合肥工业大学电子科学与应用物理学院安徽合肥230009

随着工艺技术的发展,集成电路对单粒子效应的敏感性不断增加,因而设计容忍单粒子效应的加固电路日益重要.提出了一种新颖的针对单粒子效应的加固锁存器设计,可以有效地缓解单粒子效应对于电路芯片的影响.该锁存器基于DICE和C单元的混合... 详细信息

随着工艺技术的发展,集成电路对单粒子效应的敏感性不断增加,因而设计容忍单粒子效应的加固电路日益重要.提出了一种新颖的针对单粒子效应的加固锁存器设计,可以有效地缓解单粒子效应对于电路芯片的影响.该锁存器基于DICE和C单元的混合结构,并采用了双模冗余设计.SPICE仿真结果证实了它具有良好的抗SEU/SET性能,软错误率比***等人提出的反馈冗余锁存器结构减少了44.9%.与经典的三模冗余结构比较,面积开销减少了28.6%,功耗开销降低了超过47%.

关键词：单粒子翻转单粒子瞬态锁存器软错误双模冗余

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65nm CMOS工艺单粒子效应与加固技术研究

65nm CMOS工艺单粒子效应与加固技术研究

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作者：张吉左国防科技大学

学位级别：博士

2020年4月24号,中国行星探测工程“天问系列”正式启动,2020年7月31号,北斗全球卫星导航系统正式向全世界提供服务,我国太空活动加速发展。航天器的姿态控制和信息处理需要大量的集成电路系统。太空中有很多宇宙粒子,这些太空粒子对航... 详细信息

2020年4月24号,中国行星探测工程“天问系列”正式启动,2020年7月31号,北斗全球卫星导航系统正式向全世界提供服务,我国太空活动加速发展。航天器的姿态控制和信息处理需要大量的集成电路系统。太空中有很多宇宙粒子,这些太空粒子对航天器内的集成电路造成不同程度的影响甚至破坏,因此我国空间技术对抗辐射高性能集成电路提出迫切要求。随着科学技术的进步,半导体器件尺寸等比例缩小,单位面积上集成的器件数目增加,信号通路上的电阻和电容不断减小,器件工作频率不断提高,栅极击穿电压不断降低,工作电压跟随减小,功耗随之降低。节点电容变小,表达数据信息的临界电荷不断降低。太空粒子轰击集成电路引起多节点电荷共享收集。单粒子效应已经成为太空用集成电路软错误的主要来源。因此,研究太空粒子对集成电路的影响十分必要,单粒子效应是一个重要研究领域。本文针对65nm双阱和三阱CMOS工艺,分别研究了双阱和三阱CMOS工艺PMOS、NMOS晶体管的单粒子瞬态;根据反相器在集成电路中的大量应用,研究了利用双阱和三阱CMOS工艺设计的反相器的单粒子单瞬态和单粒子多瞬态;依据双阱工艺反相器的抗辐射的优良表现,研究了阱接触密度和敏感节点密度对随机存取存储器(SRAM)抗辐射性能的影响。本文获得了如下四个方面的研究成果。(1)仿真与实验结果表明,在三阱65nm CMOS工艺中,当粒子轰击集成电路的敏感节点时,由于N型重掺杂N阱的作用,提高了非平衡载流子的复合率,使N阱的电势降低的不显著,减弱了三阱CMOS工艺PMOS晶体管的寄生双极效应,提高了三阱CMOS工艺PMOS晶体管的抗辐射能力。这为利用三阱CMOS工艺PMOS晶体管设计集成电路提供借鉴。(2)仿真与实验结果表明,在三阱65nm CMOS工艺中,由于P阱和N阱之间的PN结反偏,当粒子轰击集成电路的敏感节点时,反偏PN结阻止了空穴向衬底的扩散,导致P阱电势抬高,使三阱NMOS晶体管的寄生双极效应开启,降低了三阱工艺NMOS晶体管的抗辐射能力。这为劲量避免利用三阱工艺NMOS晶体管设计集成电路提供参考。(3)实验研究了双阱和三阱CMOS工艺反相器的单粒子效应。实验结果显示,在三阱CMOS工艺中,当粒子垂直轰击集成电路时,单粒子瞬态数目增加,同时出现了单粒子4瞬态脉冲,当粒子以一定角度轰击集成电路时,单粒子瞬态数目同样增加,同时出现了单粒子5瞬态脉冲,这使三阱工艺反相器的抗辐射性能降低,这为利用双阱工艺设计反相器提供参考。(4)根据上面三点研究内容,依据双阱和三阱工艺PMOS、NMOS和反相器抗辐射性能的表现,利用双阱和三阱工艺设计了随机存储器阵列,研究结果表明敏感节点密集程度和阱接触密度对单粒子效应影响很大,发现密集阱接触密度和稀疏敏感节点对降低单粒子效应有很好的效果,同时交叉技术对降低检纠错技术的复杂度起到很好的作用。通过以上四个方面的研究,对利用65nm双阱和三阱CMOS工艺设计抗辐射集成电路有了全面的认识。这些实验为利用65nm双阱和三阱CMOS工艺提高集成电路抗辐射性能提供理论和实践借鉴。

关键词：单粒子效应单粒子瞬态单粒子翻转

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纳米存储器件和组合逻辑器件的单粒子效应研究

纳米存储器件和组合逻辑器件的单粒子效应研究

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作者：贺泽中国科学院大学(中国科学院近代物理研究所)

学位级别：博士

随着航天科技的飞速发展,其电子系统对高性能集成电路的需求日益增长。提升集成电路的性能主要有两种技术发展路线,一是延续摩尔定律,继续减小晶体管的特征尺寸;另外是采用新兴的三维（3D）堆叠集成工艺。然而,晶体管特征尺寸的减小降... 详细信息

随着航天科技的飞速发展,其电子系统对高性能集成电路的需求日益增长。提升集成电路的性能主要有两种技术发展路线,一是延续摩尔定律,继续减小晶体管的特征尺寸;另外是采用新兴的三维（3D）堆叠集成工艺。然而,晶体管特征尺寸的减小降低了工作电压和节点电容,导致发生单粒子效应的临界电荷减小;同时,敏感节点间距的减小使电荷共享效应变得更加显著;3D器件相比于传统的平面工艺器件具有多层敏感区,不同器件层之间的辐照效应可能存在很大区别;这些因素导致先进工艺器件中的辐射响应更加复杂。因此,开展高性能器件的辐照效应机理研究对于研制抗辐射加固器件和性能评估具有重要意义。本文分别针对一款具有双层堆叠结构的90 nm体硅工艺3D SRAM,一款22nm FDSOI工艺的瞬态脉冲表征电路,以及一款65 nm体硅工艺的抗辐射加固SRAM,开展了地面加速器模拟实验。同时,还采用GEANT4仿真工具计算了重离子的电离径迹分布,并通过SPICE仿真工具研究了重离子在电路中引起的辐射响应规律,基于仿真对实验结果进行了深入的分析和讨论。主要的研究结果如下:（1）质子的直接电离和间接电离两种机制使3D SRAM不同器件层上的单粒子翻转截面出现显著差异。5.5 Me V的质子在器件下层的有源区具有最高的LET,因此其主要通过直接电离引起单粒子翻转;其他情况下,质子则通过核反应产生次级粒子的间接电离引起单粒子翻转;直接电离的翻转截面比间接电离的大约高2～3个数量级。（2）重离子的种类、射程和LET都会对3D SRAM的单粒子翻转截面产生显著影响。在相近的LET条件下,高能重离子引起的翻转截面大约是中能重离子的3倍,这归因于高能重离子所产生的电离径迹分布范围更广;而重离子的射程决定了3D器件中受到重离子影响的器件层数量,当重离子无法到达器件下层时,总翻转截面会明显降低。这表明了针对纳米级3D器件开展辐照效应研究和评估时必须同时考虑离子的种类、射程以及LET的影响。（3）纳米级器件中的脉冲猝灭效应对单粒子瞬态的产生与传输具有显著影响。与较低LET的84Kr离子相比,高LET的181Ta离子引起的瞬态脉冲宽度较小;然而,GEANT4的仿真结果表明,181Ta离子产生的离化电荷浓度和径迹半径都高于84Kr离子的;表明181Ta离子能引起更严重的电荷共享效应;利用电路级的脉冲注入仿真方法研究了纳米级器件中电荷共享效应对瞬态脉冲宽度产生的影响,仿真结果表明,电荷共享效应可以引起脉冲猝灭效应,从而显著减小了瞬态脉冲的宽度。（4）利用双DICE单元交错布局与EDAC校验码两种加固方法可以显著提升纳米级器件的抗辐射能力。由于双DICE单元交错布局的加固效果取决于敏感节点对在版图中的最小间距,在设计过程中需要对敏感节点对进行充分隔离,以使双DICE单元交错设计取得最大效益;而EDAC码的加固效果与字节内的多位翻转有关,在高LET的重离子辐照中,多位翻转在单粒子翻转中占据主导地位,导致EDAC码的加固效果大大降低;双DICE单元交错布局和EDAC码分别在单元级和电路级抑制了单粒子翻转的发生,将这两种加固措施结合使用可以使器件获得卓越的抗辐射能力。本文给出了3D SRAM与瞬态脉冲表征电路的单粒子效应实验结果,并深入探讨了器件辐射响应的影响因素和物理机理。此外,还表征了抗辐射加固技术在纳米级器件中的有效性。基于实验和仿真结果探讨了加固技术的失效原因,并提出了改进建议。这些研究结果为先进工艺器件的抗辐射加固设计提供了必要的数据支撑和理论指导。

关键词：重离子质子单粒子翻转单粒子瞬态抗辐射加固技术

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一种快速精确查找逻辑电路失效位置的方法

引用

微电子学 2008年第3期38卷 353-357页

作者：莫艳图岳素格北京微电子技术研究所北京100076

提出了一种快速、精确查找组合逻辑电路失效位置的方法。这种方法对高辐射电路的可靠性评估很有意义。这种方法是通过对电路失效原理的分析,以及对失效概率的估计,来查找组合电路的失效位置。整个查找过程在Matlab平台上实现,用ISCAS’8... 详细信息

提出了一种快速、精确查找组合逻辑电路失效位置的方法。这种方法对高辐射电路的可靠性评估很有意义。这种方法是通过对电路失效原理的分析,以及对失效概率的估计,来查找组合电路的失效位置。整个查找过程在Matlab平台上实现,用ISCAS’85基准电路进行实验,所有电路均采用0.18μm标准CMOS工艺。结果表明,相对HSPICE随机仿真的方法,这种方法的速度提高了将近49倍,而且准确率达到94.7%。

关键词：单粒子瞬态软错误率位翻转概率错误传播概率组合逻辑

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N阱掺杂对PMOS管的SET效应影响研究

引用

微电子学 2018年第4期48卷 515-519页

作者：赵强徐骅刘畅咏韩波彭春雨王静吴秀龙安徽大学电子信息工程学院合肥230601 阜阳师范学院计算机与信息工程学院安徽阜阳236037 中国电子科技集团公司第二十四研究所重庆400060

基于Synopsys公司的3D-TCAD器件仿真软件,在65nm体硅CMOS工艺下研究了场效应晶体管(FET)抗辐射性能与工艺参数的关系,分析了N阱掺杂对单管PMOS单粒子瞬态脉冲(SET)效应的影响。针对PMOS管SET电流的各组分进行了分析,讨论了粒子轰击后器... 详细信息

基于Synopsys公司的3D-TCAD器件仿真软件,在65nm体硅CMOS工艺下研究了场效应晶体管(FET)抗辐射性能与工艺参数的关系,分析了N阱掺杂对单管PMOS单粒子瞬态脉冲(SET)效应的影响。针对PMOS管SET电流的各组分进行了分析,讨论了粒子轰击后器件各端口电流的变化情况。研究结果表明,增大N阱掺杂浓度能有效降低衬底空穴收集量,提升N阱电势,抑制寄生双极放大效应,减少SET脉冲宽度。该研究结果对从工艺角度提升PMOS器件的抗辐射性能有指导意义。

关键词： PMOS 单粒子瞬态工艺波动掺杂浓度 N阱

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