在信息数字化飞速发展的时代,模数转换器有着不可或缺的地位。Sigma-delta(Σ-Δ)ADC是一种被广泛认可的非常适合高分辨率应用的模数转换器,采用过采样和噪声整形技术,可以实现其它模数转换器难以达到的高信噪比的有效带宽。此外,凭借以速度换取精度来获得高分辨率的特性,Sigma-delta ADC备受低到中等速度模数转换器的青睐,如高质量的音频、马达驱动器和医疗电子设备、工业电机驱动等。Sigma-delta ADC主要由Sigma-delta调制器和数字滤波器构成,本文主要研究Sigma-delta ADC的调制器部分。设计的Sigma-delta调制器采用单环2阶1位量化的前馈积分器(Cascade of Integrators Feed forward,CIFF)结构,运用斩波技术降低低频噪声和直流失调。与传统的全差分结构相比,调制器的每级积分器均采用4个采样电容,在一个时钟周期内,能实现两次采样与积分,因此,所需的外部时钟频率仅为传统积分器的一半,降低了运放对压摆率及单位增益带宽的设计要求,从而降低了整体电路的功耗。本文的主要工作包括:根据系统指标要求,选定二阶CIFF结构作为电路拓扑;建立理想模型确定系统通路系数;计算运放参数,并分析电路设计中电容失配、开关和运放等非理想因素,建立非理想模型,指导电路设计;对双采样结构的调制器电路进行分析、仿真与优化,对电路进行版图设计及后仿真,对整体电路后仿真的比特流输出进行快速傅里叶(Fast Fourier Transform,FFT)分析,并使后仿真在各工艺角下达到设计指标。本次设计基于0.35μm CMOS工艺,在5V电源电压、10MHz采样频率和过采样率为256的情况下,经后仿真得到调制器的SNDR(Signal to Noise and Distortion Ratio)为99.3dB,THD(Total Harmonic Distortion)为-104.7dB,ENOB(Effective Number Of Bit)可达16.46位,电路总功耗仅为8mW。
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