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文字说明：

T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

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文献类型

49 篇 专利
6 篇 期刊文献
6 篇 学位论文

馆藏范围

61 篇 电子文献
0 种 纸本馆藏

日期分布

学科分类号

12 篇 工学
- 9 篇 电子科学与技术（可...
- 2 篇 计算机科学与技术...
- 1 篇 电气工程

主题

12 篇 可编程逻辑块
5 篇 fpga
4 篇 现场可编程门阵列
2 篇 全定制设计
2 篇 内建自测试
2 篇 结构设计
1 篇 互连通道架构
1 篇 显示器板
1 篇 jtag
1 篇 门阵列逻辑
1 篇 设计思路
1 篇 多路传输
1 篇 输入输出通道
1 篇 功能仿真
1 篇 自动测试
1 篇 路由信息
1 篇 印字设备
1 篇 工艺映射
1 篇 查找表
1 篇 ic

机构

7 篇 中科亿海微电子科...
6 篇 京微雅格科技有限...
5 篇 美国莱迪思半导体...
4 篇 山东芯慧微电子科...
4 篇 阿尔特拉公司
2 篇 西安紫光国芯半导...
2 篇 深圳达沃斯光电有...
2 篇 广东高云半导体科...
2 篇 哈尔滨工业大学
2 篇 中国科学院电子学...
2 篇 英特尔公司
2 篇 上海安路信息科技...
2 篇 赛灵思公司
2 篇 北京微电子技术研...
1 篇 中国科学院大学
1 篇 复旦大学
1 篇 深圳市创达电子有...
1 篇 中国科学院研究生...
1 篇 宁波大学
1 篇 门塔公司

作者

9 篇 高丽江
6 篇 杨海钢
4 篇 秋小强
4 篇 刘学刚
4 篇 魏育成
4 篇 贾一平
4 篇 蔡刚
4 篇 王彦林
4 篇 刘成利
3 篇 孙宇
3 篇 j·科普轮
3 篇 s·赫加德
3 篇 s··钱德拉
2 篇 w·韩
2 篇 陈鸿瑜
2 篇 陈雷
2 篇 i·a·斯沃布里克
2 篇 任奇伟
2 篇 f·张
2 篇 左丰国

语言

61 篇 中文

检索条件"主题词=可编程逻辑块"

共 61 条记录，以下是1-10 订阅

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详细简洁

排序：

一款FPGA可编程逻辑块的全定制设计

一款FPGA可编程逻辑块的全定制设计

引用

作者：刘宇峥西安电子科技大学

学位级别：硕士

可编程逻辑块是FPGA可以通过配置实现各种数字电路结构的核心器件。其设计的优劣直接影响着FPGA实现具体设计的性能及FPGA芯片可以承载的最大系统级晶体管数。因此,在FPGA芯片设计中,可编程逻辑块的设计是最关键的环节。本文使用130nm... 详细信息

可编程逻辑块是FPGA可以通过配置实现各种数字电路结构的核心器件。其设计的优劣直接影响着FPGA实现具体设计的性能及FPGA芯片可以承载的最大系统级晶体管数。因此,在FPGA芯片设计中,可编程逻辑块的设计是最关键的环节。本文使用130nm工艺设计了一款适用于1000万系统门FPGA的可编程逻辑块。根据从顶到底的全定制设计方法,首先利用实验法及CAD工具完成了总体结构初步设计,然后根据各模块的可配置的功能特点结合可实现电路的基本形式,完成了电路的手工搭建工作,并且利用Elmore线性模型及Logic effort方法完成速度的优化及晶体管尺寸的确定,最后根据总体结构及面积的大小进行了版图规划,并对所设计的模块进行功耗评估、仿真验证、速度性能对比等。设计完成的可编程逻辑块,独有一条快速的查找表输出路径,提高了查找表独立使用时的速度,与Xilinx VirtexII相比该路径速度提升了接近10%;另外加入了一条快速进位路径,提高了FPGA实现加法器的性能;所设计的可配置存储单元可以根据配置成为同步/异步的锁存器/D触发器,提高了存储单元的多变性,并且利用低功耗工艺,使可编程逻辑块的静态电流约降低为441.46nA,从而整体降低以此模块实现的FPGA芯片的静态功耗。所设计的可编程逻辑块可实现1000万系统门的FPGA芯片,并通过MPW流片验证该模块查找表、可编程存储器、进位链等功能的正确性。

关键词：可编程逻辑块全定制设计 FPGA 查找表

来源：评论

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一款基于FPGA的可编程逻辑块的设计

一款基于FPGA的可编程逻辑块的设计

引用

作者：金煜涵辽宁大学

学位级别：硕士

随着专用集成电路(Application Specific Integrated Circuit,ASIC)掩膜成本的不断增加,加之如果出现设计错误,则必须承担的市场投放带来的风险,具有可重复编程能力的现场可编程门阵列(Field-Programmable Gate Array,FPGA)器件在通信... 详细信息

随着专用集成电路(Application Specific Integrated Circuit,ASIC)掩膜成本的不断增加,加之如果出现设计错误,则必须承担的市场投放带来的风险,具有可重复编程能力的现场可编程门阵列(Field-Programmable Gate Array,FPGA)器件在通信、工业、数据处理等诸多领域得到了越来越广泛的应用。可编程逻辑模块(Configurable Logic Block,CLB)是FPGA中的核心可配置逻辑单元,FPGA的逻辑功能是通过CLB单元的配置以及大规模的CLB单元级联来实现的。本文主要针对FPGA中的可编程逻辑块单元,寻找一种高性能的CLB实现方法,并采用Global Foundry公司的28nm互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)工艺技术实现。本文采用全定制设计方法,首先研究了CLB单元中各组成模块的结构,提出了一种功能完备且节省电路资源的CLB结构。然后对CLB进行了各模块详细电路的设计,并进行了各种类型逻辑功能的模拟仿真,保证了本设计实现的CLB单元能够实现完整的组合和时序逻辑功能,如ROM功能、RAM功能、移位寄存器功能、多路选择器功能等,最后完成了CLB电路的版图设计。通过学习国内外FPGA产品的设计思想,着重研究CLB结构的发展趋势,及决定其电路功能和特性的主要因素,合理划分CLB单元,采用当前国内技术背景下能够实现的最优组成结构,并对各组成结构分别进行优化,以求获得更好的电路特性,例如,提出了一种可编程寄存器的简化结构,大大节省电路面积,同时保证了基本的时序逻辑能力及较低路径延时。经过了仿真验证和版图设计,本文设计的CLB单元能够实现各种类型的逻辑功能,为进一步搭建项目设计的FPGA芯片具备高效、复杂多样的逻辑功能奠定了基础。

关键词：现场可编程门阵列可编程逻辑块结构设计功能仿真

来源：评论

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基于65nm工艺的FPGA可编程逻辑块的全定制设计

基于65nm工艺的FPGA可编程逻辑块的全定制设计

引用

作者：杨振华哈尔滨工业大学

学位级别：硕士

现场可编程门阵列具有高稳定性、高灵活性、运行速度快、高可集成性等特点,在众多领域都有应用。可编程逻辑块(Configurable Logic Block,CLB)是FPGA实现逻辑设计的重要模块,一般由查找表与可配置寄存器、快速进位链构成,其设计架构可... 详细信息

现场可编程门阵列具有高稳定性、高灵活性、运行速度快、高可集成性等特点,在众多领域都有应用。可编程逻辑块(Configurable Logic Block,CLB)是FPGA实现逻辑设计的重要模块,一般由查找表与可配置寄存器、快速进位链构成,其设计架构可以直接影响到整个FPGA实现设计功能的性能。为保证CLB具有最优化的系统性能、最小的芯片面积、最大的系统集成度,本文使用自顶向下的全定制设计方法。架构设计参考了CLB的功能与结构特性,以及传统CLB的设计方法。逻辑模块由基本逻辑单元组成,并根据超深亚微米工艺进行改进,以达到较优化的性能。通过实验法的仿真优化,确定了所设计的CLB的总体架构。模块具体电路设计综合考虑了各功能模块的基本功能、使用频率、可配置性、灵活性等特点,设计实现了查找表电路、可配置寄存器电路、快速进位链电路、移位寄存器链电路、分布式寄存器电路等。仿真验证时为了保证对可编程逻辑块功能的完全覆盖性,设计了一套完整的仿真验证方案,按照验证方案对电路进行了仿真验证。所设计的CLB基于65纳米工艺,逻辑块的查找表为六输入,每个块内部包含有八个基本逻辑单元。该CLB具有可实现逻辑功能更宽的查找表,并且其可配置存储器之间逻辑级数小,互连量小,与130纳米四输入CLB相比,实现设计所需面积节约33%,速度快21%。

关键词：可编程逻辑块超深亚微米 FPGA 全定制设计

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一种可编程逻辑块阵列边沿的通用接口及芯片

一种可编程逻辑块阵列边沿的通用接口及芯片

引用

作者：刘成利 100176 北京市大兴区经济技术开发区地盛北街1号A区8号楼401室-11(集中办公区)

本发明涉及一种可编程逻辑块阵列边沿的通用接口及芯片，在可编程逻辑块阵列边沿的反馈线输入端设置一个多路复用器；所述反馈线的输出端的一条支路直接输出，其另一条支路输入到所述多路复用器的一个输入端。本发明通过在PLB阵列边沿... 详细信息

标准号: CN107430672A

本发明涉及一种可编程逻辑块阵列边沿的通用接口及芯片，在可编程逻辑块阵列边沿的反馈线输入端设置一个多路复用器；所述反馈线的输出端的一条支路直接输出，其另一条支路输入到所述多路复用器的一个输入端。本发明通过在PLB阵列边沿反馈线的输入端设置多路复用器，PLB阵列边沿与专用模块的接口能够提供的连线比Xbar模块所提供的连线要多，且PLB与专用模块之间不再需要通过Xbar模块相连，节省了Xbar模块，节约了芯片的面积；同时也降低了延时和芯片的功耗；并且专用模块也不再局限放在可编程逻辑块阵列的左右两侧，可以任意放置在可编程逻辑块阵列的四周。

关键词：可编程逻辑块多路复用器专用模块反馈线输入端设置支路芯片连线通用接口左右两侧输出输入端功耗延时局限节约

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一种基于扫描链的抗辐照FPGA中可编程逻辑块的测试方法

一种基于扫描链的抗辐照FPGA中可编程逻辑块的测试方法

引用

作者：陈雷翟笑孙华波张彦龙孙健爽刘亚泽彭宝莉孙晋怡张玉伊经伟 100076 北京市丰台区东高地四营门北路2号

一种基于扫描链的抗辐照FPGA中可编程逻辑块的测试方法。包括对可编程逻辑块中寄存器、LUT以及MUX的测试。对于寄存器的测试可以直接将其变成扫描寄存器，再通过扫描链进行测试。对于LUT的测试，测试输入利用外围互联线连接到外部IO，... 详细信息

标准号: CN115616389A

一种基于扫描链的抗辐照FPGA中可编程逻辑块的测试方法。包括对可编程逻辑块中寄存器、LUT以及MUX的测试。对于寄存器的测试可以直接将其变成扫描寄存器，再通过扫描链进行测试。对于LUT的测试，测试输入利用外围互联线连接到外部IO，测试输出利用逻辑单元中的寄存器捕获串行移到片外。对于寄存器后MUX的测试，利用外部互连线将MUX的输出连接到LUT的输入端。利用测试点捕获输出并串行移到片外。本发明采用的插入扫描链的测试方法只会增加额外的引脚并没有改变原有的电路结构，可以同时对多个寄存器故障定位，在测试电路中使用抗单粒子翻转的加固触发器以及加固SRAM。更好的满足用户对产品连续不间断稳定运行的要求。

关键词：测试寄存器可编程逻辑块扫描链捕获抗单粒子翻转抗辐照FPGA 扫描寄存器测试电路插入扫描电路结构故障定位逻辑单元输出连接稳定运行输出测试点触发器互联线互连线输入端原有的外部引脚外围

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一种可编程逻辑块阵列边沿的通用接口及芯片

一种可编程逻辑块阵列边沿的通用接口及芯片

引用

作者：刘成利 100176 北京市大兴区经济技术开发区地盛北街1号A区8号楼401室-11(集中办公区)

标准号: CN107430672B

关键词：可编程逻辑块多路复用器专用模块反馈线输入端设置支路芯片连线通用接口左右两侧输出输入端功耗延时局限节约

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一种基于多粒度查找表结构的可编程逻辑块

一种基于多粒度查找表结构的可编程逻辑块

引用

作者：王彦林高丽江刘学刚秋小强贾一平杨海钢 250102 山东省济南市历城区高新区港兴三路北段济南药谷双创基地3号楼1719

本发明公开了一种基于多粒度查找表结构的可编程逻辑块，可编程逻辑块的每个基本逻辑单元包含两个完全相同相互独立的PLML(Programmable Logic Module‑Logic)；每个PLML包括LUT模块、逻辑运算模块、触发器模块和多路选择器模块；每个PLM... 详细信息

标准号: CN113986815A

本发明公开了一种基于多粒度查找表结构的可编程逻辑块，可编程逻辑块的每个基本逻辑单元包含两个完全相同相互独立的PLML(Programmable Logic Module‑Logic)；每个PLML包括LUT模块、逻辑运算模块、触发器模块和多路选择器模块；每个PLML包含三种粒度的双输出LUT共4个(4‑LUT 2个、5‑LUT 1个、6‑LUT 1个)，4个加法器和4个触发器以及若干个多路选择器等资源；每个PLML通过内部同种或不同种资源组合，可以实现功能更强的LUT、加法器和MUX功能，且均能实现寄存输出。本发明所提出的结构与传统CLB结构相比，具有多种输入的查找表结构，可以根据功能需求映射到对应的LUT上，避免资源浪费。与自适应查找表相比，可以实现更多独立的功能函数，同时配置起来也比较简单，没有共享端口配置时的诸多限制条件。

关键词：可编程逻辑块查找表结构多路选择器加法器基本逻辑单元逻辑运算模块触发器模块端口配置功能函数功能需求三种粒度限制条件资源组合查找表触发器双输出自适应寄存映射输出共享配置

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一种基于改进型查找表结构的可编程逻辑块

一种基于改进型查找表结构的可编程逻辑块

引用

作者：王彦林高丽江刘学刚秋小强贾一平杨海钢 250102 山东省济南市历城区高新区港兴三路北段济南药谷双创基地3号楼1719

本发明公开了一种基于改进型查找表结构的可编程逻辑块，可编程逻辑块的每个基本逻辑单元包含两个完全相同相互独立的PLML(Programmable Logic Module‑Logic)，拥有独立的输入输出以及进位链结构和移位寄存链结构；每个PLML包括改进型LU... 详细信息

标准号: CN113971159B

本发明公开了一种基于改进型查找表结构的可编程逻辑块，可编程逻辑块的每个基本逻辑单元包含两个完全相同相互独立的PLML(Programmable Logic Module‑Logic)，拥有独立的输入输出以及进位链结构和移位寄存链结构；每个PLML包括改进型LUT模块、逻辑运算模块、触发器模块、多路选择器模块和移位寄存模块；每个PLML包含三种粒度的改进型双输出LUT共4个，4个加法器和4个触发器以及若干个多路选择器等资源；每个PLML通过内部同种或不同种资源组合，可以实现功能更强的LUT功能，时序逻辑功能、逻辑运算功能、多路选择器功能和移位寄存功能，且均能实现寄存输出。本发明具有多种输入的查找表结构，可以根据功能需求映射到对应的LUT上，避免资源浪费，可以实现更多独立的功能函数同时配置简单。

关键词：多路选择器改进型寄存移位可编程逻辑块查找表结构基本逻辑单元逻辑运算功能逻辑运算模块触发器模块输出功能函数功能需求寄存模块三种粒度时序逻辑资源组合触发器加法器进位链链结构双输出映射配置

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具有多类型的可编程阵列和灵活时钟选择的可编程逻辑块

具有多类型的可编程阵列和灵活时钟选择的可编程逻辑块

引用

作者： M·瓦利斯 J-F·林克 J·潘特尔法国鲁塞

公开了具有多类型的可编程阵列和灵活时钟选择的可编程逻辑块。集成电路包括可编程逻辑块。可编程逻辑块包括可编程逻辑阵列(PLA)和现场可编程门阵列(FPGA)。PLA包括具有第一架构的逻辑单元。FPGA包括具有比第一架构更复杂的第二架构的... 详细信息

标准号: CN117370268A

公开了具有多类型的可编程阵列和灵活时钟选择的可编程逻辑块。集成电路包括可编程逻辑块。可编程逻辑块包括可编程逻辑阵列(PLA)和现场可编程门阵列(FPGA)。PLA包括具有第一架构的逻辑单元。FPGA包括具有比第一架构更复杂的第二架构的逻辑单元。可编程逻辑块包括耦合到PLA和FPGA的接口。集成电路还可以包括用于为PLA的逻辑单元选择多个时钟信号之一的电路。

关键词：可编程逻辑块逻辑单元架构集成电路现场可编程门阵列可编程逻辑阵列可编程阵列灵活时钟时钟信号多类型耦合到电路

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一种宏单元和可编程逻辑块分阶段优化的FPGA全局布局方法

一种宏单元和可编程逻辑块分阶段优化的FPGA全局布局方法

引用

作者：刘洋蔡刚魏育成 215127 江苏省苏州市吴中区甪直镇长虹北路169号吴淞江商务区A幢2层

本发明提供了一种宏单元和可编程逻辑块分阶段优化的FPGA全局布局方法。包括宏单元布局块和可编程逻辑块布局块，全局布局方法主要包括获取所有布局块的初始坐标位置，找到可编程逻辑块的所有拥挤区域，对拥挤区域进行扩展，使每个区域... 详细信息

标准号: CN117556760B

本发明提供了一种宏单元和可编程逻辑块分阶段优化的FPGA全局布局方法。包括宏单元布局块和可编程逻辑块布局块，全局布局方法主要包括获取所有布局块的初始坐标位置，找到可编程逻辑块的所有拥挤区域，对拥挤区域进行扩展，使每个区域满足资源需求，对区域内的可编程逻辑块分配坐标位置，然后采用最小二分图匹配法和动态规划法对宏单元进行合法化处理，得到宏单元的最终坐标位置，基于所述宏单元的最终坐标位置调整可编程逻辑块的布局位置，得到所述FPGA的最终布局。通过这种分阶段优化的方法，提升了FPGA的整体布局质量、效率，优化了FPGA布局效果。

关键词：可编程逻辑块宏单元全局布局拥挤区域坐标位置分阶段优化初始坐标位置坐标位置调整动态规划法布局位置布局效果整体布局资源需求最终布局二分图匹配法分配

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