检索结果-内蒙古大学图书馆

作者：谷立军周格至中国台湾新竹

本发明涉及一种双倍数据率同步动态随机存取存储器及其输出驱动电路。双倍数据率同步动态随机存取存储器，包括：控制电路及输出驱动电路。控制电路提供第一电压、第二电压、第三电压及第四电压。输出驱动电路耦接控制电路且包括上拉式... 详细信息

标准号: CN108630268A

本发明涉及一种双倍数据率同步动态随机存取存储器及其输出驱动电路。双倍数据率同步动态随机存取存储器，包括：控制电路及输出驱动电路。控制电路提供第一电压、第二电压、第三电压及第四电压。输出驱动电路耦接控制电路且包括上拉式电路、接垫及下拉式电路。当接垫的电位由第四电压提升至第一电压时，下拉式电路的第二驱动晶体管的漏极与源极之间的电位介于第三电压及第四电压之间。当接垫的电位由第一电压下降至第四电压时，上拉式电路的第一驱动晶体管的源极与漏极之间的电位介于第一电压及第二电压之间。藉此，确保输出驱动电路的晶体管不会有超压问题且可安全工作。

关键词：电位输出驱动电路控制电路电路接垫同步动态随机存取存储器驱动晶体管双倍数据上拉式下拉式漏极源极电压提升电压下降晶体管超压耦接安全

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抑制双倍数据率同步动态随机存取存储器信号的电磁辐射干扰的电路结构

抑制双倍数据率同步动态随机存取存储器信号的电磁辐射干扰的电路...

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作者：简元德王挺光中国台湾新竹县竹北市台元街26号4楼之1

本发明提供一种抑制电磁辐射干扰的电路结构，应用于一双倍数据率同步动态随机存取存储器的存储器界面单元，包含：一第一导线，耦接至一参考电位；一第二导线，平行于该第一导线，耦接至该参考电位；一第三导线，介于该第一导线及该第... 详细信息

标准号: CN106158007A

本发明提供一种抑制电磁辐射干扰的电路结构，应用于一双倍数据率同步动态随机存取存储器的存储器界面单元，包含：一第一导线，耦接至一参考电位；一第二导线，平行于该第一导线，耦接至该参考电位；一第三导线，介于该第一导线及该第二导线之间并且平行于该第一导线及该第二导线，用来传输一信号，其中该第一导线、第二导线与第三导线位于同一平面；以及一连接元件，具有两端点，其中一端点电性连接该第一导线，另一端点电性连接该第二导线，该连接元件跨越该第三导线且与该第三导线绝缘。

关键词：参考电位连接元件点电性耦接平行同步动态随机存取存储器电磁辐射干扰存储器界面电路结构双倍数据绝缘传输应用

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双通道DDR动态随机存取存储器的减少的纠错码

双通道DDR动态随机存取存储器的减少的纠错码

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作者：纳尔辛·克里希纳·维贾伊拉奥克里斯蒂安·马库斯·彼得森美国加利福尼亚州

本申请涉及双通道DDR动态随机存取存储器的减少的纠错码。接收第一组64字节数据和第二组64字节数据。为第一组64字节数据计算第一组八个纠错码(ECC)字节，并为第二组64字节数据计算第二组八个ECC字节。在单个突发中通过第5代双数据速率(... 详细信息

标准号: CN113611351A

本申请涉及双通道DDR动态随机存取存储器的减少的纠错码。接收第一组64字节数据和第二组64字节数据。为第一组64字节数据计算第一组八个纠错码(ECC)字节，并为第二组64字节数据计算第二组八个ECC字节。在单个突发中通过第5代双数据速率(DDR5)双通道，第一组64字节数据、第二组64字节数据、第一组八个ECC字节和第二组八个ECC字节被发送到一个或更多个DDR5同步动态随机存取存储器(SDRAM)模块，其中DDR5双通道包括第一数据通道和第二数据通道，并且其中第一数据通道和第二数据通道由相同的时钟信号驱动。

关键词：字节数据双通道第一数据数据通道纠错码同步动态随机存取存储器动态随机存取存储器时钟信号驱动申请

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一种适用于DDR SDRAM控制器的DLL新结构

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固体电子学研究与进展 2008年第2期28卷 299-303页

作者：叶波罗敏王紫石贝尔实验室上海201203 复旦大学专用集成电路与系统国家重点实验室上海200433

提出了一种适用于DDR SDRAM控制器的DLL新结构,在不同的工艺、电压和温度(PVT)条件下,DDR SDRAM的数据经过传输线传输后均能被器件采样到正确的数据。采用256M133MHz DDR SDRAM和1.5V、0.16μm CMOS标准单元库,模拟和测试结果都表明了... 详细信息

提出了一种适用于DDR SDRAM控制器的DLL新结构,在不同的工艺、电压和温度(PVT)条件下,DDR SDRAM的数据经过传输线传输后均能被器件采样到正确的数据。采用256M133MHz DDR SDRAM和1.5V、0.16μm CMOS标准单元库,模拟和测试结果都表明了该结构的正确性。该结构同样可用于其它不同PVT条件下需要固定延迟的电路。

关键词：双数据率延迟锁相环同步动态随机存取存储器工艺电压温度

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面向高性能众核处理器的超频DDR4访存结构设计

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计算机工程与设计 2024年第3期45卷 715-722页

作者：高剑刚李川郑浩王彦辉胡晋国家并行计算机工程技术研究中心北京100190 江南计算技术研究所江苏无锡214083

从高性能众核处理器的多路DDR4嵌入式工程应用出发,设计一种高密度DDR4串推互连结构,提出一种基于不同激励码型的仿真分析方法。采用双面盲孔印制板工艺折叠串推访存结构设计,解决地址组信号概率性出错问题。在压力测试环境下实测读/写... 详细信息

从高性能众核处理器的多路DDR4嵌入式工程应用出发,设计一种高密度DDR4串推互连结构,提出一种基于不同激励码型的仿真分析方法。采用双面盲孔印制板工艺折叠串推访存结构设计,解决地址组信号概率性出错问题。在压力测试环境下实测读/写信号波形良好,支持信号超频可靠传输,标称2666 Mbps的DDR4存储颗粒可以在3000 Mbps速率下长时间稳定运行。已在神威E级原型机等多台套大型计算装备研发中得到规模化推广应用,产生了良好的技术效益。

关键词：双倍数据速率同步动态随机存取存储器折叠串推码型仿真信号传输盲孔超频

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高速DSP与SDRAM之间信号传输延时的分析及应用

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电子技术应用 2003年第5期29卷 73-75页

作者：葛宝珊裴艳薇王希常北京航空航天大学计算机学院数字媒体实验室 100083

在高速数字电路设计中,信号在印刷电路板(PCB)上的传输延时对于电路的时序影响已不容忽视。详细分析并推导了高速数字信号处理器(DSP)与同步动态随机存取存储器(SDRAM)之间各信号的传输延时约束关系;通过一个实例,给出了应用约束条件的... 详细信息

在高速数字电路设计中,信号在印刷电路板(PCB)上的传输延时对于电路的时序影响已不容忽视。详细分析并推导了高速数字信号处理器(DSP)与同步动态随机存取存储器(SDRAM)之间各信号的传输延时约束关系;通过一个实例,给出了应用约束条件的具体方法。

关键词： DSP SDRAM 信号传输延时数字信号处理器同步动态随机存取存储器数字电路设计印刷电路板

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HDLC通道汇聚器设计与验证

HDLC通道汇聚器设计与验证

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作者：刘志青西安电子科技大学

学位级别：硕士

论文在分析接入网网管汇聚端的基础上,采用数字集成电路自上而下的设计方法进行了汇聚器设计。在详细分析HDLC协议和SDRAM缓存规则的基础上,对汇聚器进行了功能模块划分;采用硬件描述语言VHDL在行为级对汇聚器的顶层和各个模块进行了设... 详细信息

论文在分析接入网网管汇聚端的基础上,采用数字集成电路自上而下的设计方法进行了汇聚器设计。在详细分析HDLC协议和SDRAM缓存规则的基础上,对汇聚器进行了功能模块划分;采用硬件描述语言VHDL在行为级对汇聚器的顶层和各个模块进行了设计;使用Modelsim SE 6.3对设计进行了编译和功能仿真;利用EDA综合集成工具ISE对汇聚器完成了综合实现,并通过了测试;利用DC综合工具在富士通cs86的标准单元工艺库上实现了网表。本文设计中实现了多通道的HDLC成解帧、使用SDRAM作为HDLC数据的存储空间、利用队列管理算法管理多通道的数据并实现了63通道到1的汇聚。采用分时处理的方法来处理63路HDLC数据,既提高了速度又节省了资源。汇聚器设计实现了63路HDLC数据到一路HDLC通道的汇聚,最终的ASIC网表通过了静态时序分析,可以做后端流程。

关键词：高速数据链路控制队列管理同步动态随机存取存储器仿真综合

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基于GPON系统的ONU及GTC层接口的设计

基于GPON系统的ONU及GTC层接口的设计

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作者：王冰东北大学

学位级别：硕士

随着光通信技术的迅猛发展,国内运营商的的骨干网早已实现了光纤化、数字化、宽带化,然而有“最后一公里”之称的接入网却因为种种情况发展迟缓,成为了制约终端用户享受高速互联网的一道屏障,因此,传统的电缆为主的接入网终将被光纤所取... 详细信息

随着光通信技术的迅猛发展,国内运营商的的骨干网早已实现了光纤化、数字化、宽带化,然而有“最后一公里”之称的接入网却因为种种情况发展迟缓,成为了制约终端用户享受高速互联网的一道屏障,因此,传统的电缆为主的接入网终将被光纤所取代,那标志着中国的宽带将跨入一个新的时代。无源光网络(PON)在光纤接入方式中以相对成本低,能平滑升级等特点,被业界认为是光接入网中具有良好应用前景的技术,而作为PON家族中最优秀一员的吉比特无源光网络(GPON)以其高效率、高速率,电信级的业务管理和网络运行维护的能力,可提供具有QoS保证的多业务承载,成为了当今通信技术的研究热点之一。GPON可提供1.244和2.488Gbit/s的下行速率与所有标准的上行速率,并且具有高效率传输的特点。GPON特有的GEM帧封装技术可将任何业务进行封装,并进行透明的传输。然而,我国目前对GPON技术的研究尚在起步阶段,其相关技术也不成熟,如作为GPON系统中的重要组成设备的光网络单元(ONU)等,因此关于这止匕GPON技术的研究仍具有必要性与迫切性。本文首先分析了几种PON技术的特点,经过对比,总结出GPON的技术优势。接下来阐述并分析GPON的原理、结构及其协议标准。然后研究了GPON的终端设备ONU,具体阐述了ONU的各功能模块,并据此提出了ONU的分层设计思想,最后提出了ONU整体设计方案,以及对主要器件的选型。接下来研究了ONU端GTC层外围接口,重点是对用户网络控制接口与SDRAM接口控制器的设计,并进行了仿真,验证了设计的正确。最后对本文的工作和得到的结论进行总结,同时,明确了未来需要改进和展开的工作。

关键词：吉比特无源光网络用户网络接口光网络单元同步动态随机存取存储器

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基于SDRAM的序列波形合成技术关键参数模型研究

基于SDRAM的序列波形合成技术关键参数模型研究

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作者：肖龚柏电子科技大学

学位级别：硕士

在任意波形发生器(Arbitrary Waveform Generator,AWG)中,同步动态随机存取存储器(Synchronous Dynamic Random-access Memory,SDRAM)凭借其高速、大容量以及低成本的优势而被广泛应用于波形存储器的设计中。由于SDRAM的动态特性及其控... 详细信息

在任意波形发生器(Arbitrary Waveform Generator,AWG)中,同步动态随机存取存储器(Synchronous Dynamic Random-access Memory,SDRAM)凭借其高速、大容量以及低成本的优势而被广泛应用于波形存储器的设计中。由于SDRAM的动态特性及其控制器的随机调度策略,SDRAM数据流呈现出较大的不连续性和随机性,这增加了保证AWG输出信号连续性的难度。工程实践中常采用高性能SDRAM+大缓存的方案,通过确保SDRAM的平均吞吐量远大于AWG的输出需求来解决上述问题,但该方案硬件利用率较低。针对上述问题,本文主要进行了如下研究: 1、针对SDRAM动态特性、AWG输出连续性、资源利用效率间的矛盾,本文提出了一种能够确保AWG输出连续性的限制条件模型,为上述矛盾提供了解决方案。基于对波形传输最坏情况的分析,模型有效保证了AWG输出信号在任意情况下的连续性。模型建立了关键参数间的限制关系,明确了保证输出连续的一个充分条件,为系统设计提供了理论参考。 2、针对MIG内存控制器下SDRAM数据流断流时间较长且随机性较大的问题,本文从兼容性设计和指令调度策略两方面对控制器进行了分析和优化设计。其一,通过对状态机和地址映射机制的优化,解决了MIG核为同时兼容DDR3和DDR4 SDRAM带来的性能损失问题;其二,通过设计连续地址访问优先的指令调度策略,解决了原策略乱序调度带来的随机性问题。实机测试结果表明,模型能够保证AWG的连续输出,且模型中最小波形段长度、缓存深度的误差分别不大于13.33%和10.42%;对控制器的优化设计有效减小了断流时间的长度和随机性,换行、刷新导致的断流时间分别平均缩短了20.62%和2.50%。

关键词：任意波形发生器序列波形合成技术同步动态随机存取存储器内存控制器

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控制突发长度以访问电子系统的存储装置的系统和方法

控制突发长度以访问电子系统的存储装置的系统和方法

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作者：谢博伟王振杰程思颖陈柔绫中国台湾新竹科学园区新竹市笃行一路1号

提供了一种电子系统。存储装置包括多个存储体组。控制器耦合到存储装置并且包括请求队列。请求队列用于存储多个请求。当请求对应于不同的存储体组时，控制器被配置为根据对应于请求的多个长突发命令访问存储装置的数据。当这些请求对... 详细信息

标准号: CN116755606A

提供了一种电子系统。存储装置包括多个存储体组。控制器耦合到存储装置并且包括请求队列。请求队列用于存储多个请求。当请求对应于不同的存储体组时，控制器被配置为根据对应于请求的多个长突发命令访问存储装置的数据。当这些请求对应于同一存储体组时，控制器被配置为根据对应于这些请求的多个短突发命令来访问存储装置的数据。短突发命令对应于短突发长度，而长突发命令对应于长突发长度。长突发长度是短突发长度的两倍。该存储装置是一种低功耗双倍数据速率同步动态随机存取存储器。

关键词：突发命令存储体组存储装置访问存储装置请求队列控制器同步动态随机存取存储器控制器耦合电子系统双倍数据低功耗配置存储

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