检索结果-内蒙古大学图书馆

固体电子学研究与进展 2010年第1期30卷 114-118页

作者：卫宝跃周玉梅范军胡晓宇陈利杰中国科学院微电子研究所专用集成电路设计实验室北京100029

设计了一个20MHz采样率,10bit精度流水线模数转换器。采用新颖的栅压自举开关,使电路在输入信号频率很高时仍具有良好的动态性能;用MATLAB仿真增益增强型运算放大器在不同反馈因子下闭环零、极点特性,提出了使大信号建立时间最短的主运... 详细信息

设计了一个20MHz采样率,10bit精度流水线模数转换器。采用新颖的栅压自举开关,使电路在输入信号频率很高时仍具有良好的动态性能;用MATLAB仿真增益增强型运算放大器在不同反馈因子下闭环零、极点特性,提出了使大信号建立时间最短的主运放、辅助运放单位增益带宽和相位裕度范围。采用SMIC0.35μm2P4M工艺流片验证,20MHz采样率,2.1MHz输入信号下,SFDR=73dBc,ENOB=9.18bit。

关键词：模数转换器自举开关增益增强型运算放大器零极点分析

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12位高速ADC中采样保持器设计与实现

12位高速ADC中采样保持器设计与实现

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作者：张蕾东南大学

学位级别：硕士

当今，信号处理的任务大多是由数字电路来实现的。随着数字集成电路的速度和集成密度的高速增长，对连接模拟和数字世界的模数转换器(ADC)的精度和速度也提出了更高的要求。采样保持（S/H）电路作为ADC的最前端，其性能直接影响到整个AD... 详细信息

当今，信号处理的任务大多是由数字电路来实现的。随着数字集成电路的速度和集成密度的高速增长，对连接模拟和数字世界的模数转换器(ADC)的精度和速度也提出了更高的要求。采样保持（S/H）电路作为ADC的最前端，其性能直接影响到整个ADC的精度和速度。\n 本文首先介绍采样保持电路的基本理论和性能指标，详细分析了采样保持电路各种误差，给出了减小这些误差的相关设计方案建议。然后根据理论分析和系统要求设计采样保持电路，包括翻转式采样保持电路系统设计和单元电路设计。单元电路包括运算放大器、共模反馈电路、多相时钟产生电路、偏置电路和栅压自举(Bootstrap)开关。其中，运算放大器的设计对采样保持器的整体性能起着关键作用。本设计的运算放大器采用增益增强技术，在提供高增益的同时，具有高速度的优势。\n 本课题基于Cadence仿真平台，设计完成了应用于高精度高速ADC的闭环翻转式采样保持器。该采样保持器要求适用于1.8V电源电压，分辨率12bit，转换速率80MHz以上的ADC中。基于Cadence对采样保持电路进行后仿真，结果表明，在频率为80MHz下进行奈奎斯特采样，当建立精度小于0.048%时，建立时间为1.763ns，孔径时间1.7ns。差分输入1.5V满幅度，频率为IMHz的正弦信号时，其无杂波动态范围SFDR=103.52dB，信噪比SNR=85.93dB，总谐波失真THD=-96.13dB，信噪失真比SNDR=85.53dB，满足系统设计指标要求。\n 该S/H芯片采用SMIC 0.18μm CMOS一层多晶硅6层金属的混合信号工艺实现，芯片面积为854μmx450btm。已有测试结果表明，电路完成了采样保持功能。由于流片工艺的偏差以及测试仪器的限制，导致最终的测试结果与仿真结果有一定的差距。论文最后对芯片测试中出现的问题进行了分析，并提出了改进建议，为下一步工作打下了良好的基础。

关键词：模数转换器闭环翻转式采样保持电路增益增强型运算放大器栅压自举建立时间孔径时间

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Pipelined ADC中高速采样保持电路的研究与设计

Pipelined ADC中高速采样保持电路的研究与设计

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作者：张耀忠东南大学

学位级别：硕士

采样保持(S/H)电路单元作为高速高分辨率流水线型模数转换器中的重要单元一直是研究者十分关注的重要内容。采样保持电路用于流水线型模数转换器的最前端,其信号精度和建立速度直接影响到整个流水线型模数转换器的分辨率和转换速率,同... 详细信息

采样保持(S/H)电路单元作为高速高分辨率流水线型模数转换器中的重要单元一直是研究者十分关注的重要内容。采样保持电路用于流水线型模数转换器的最前端,其信号精度和建立速度直接影响到整个流水线型模数转换器的分辨率和转换速率,同时也是采样保持电路性能评估的主要因素。这里基于SMIC .18μm,1.8V电源电压CMOS工艺,研究和设计一个适用于输入信号范围为1V,分辨率为10bit,转换速率为180MHz流水线型模数转换器中的采样保持电路。在输入满幅度,89.20MHz正弦波,时钟采样率为178.57MHz的条件下,为了使ADC得到9位有效精度,要求采样保持电路的SNR不小于59dB,ADC的SNR不小于56dB。论文介绍了采样保持电路在流水线型模数转换器中的功能和作用,概述了采样保持电路的基本理论,详细分析了采样保持电路采样模式和保持模式,在采样模式下,对电荷注入效应和开关电阻的非线性进行深入研究;在保持模式下,重点建立了输出信号建立时间的数学模型,并介绍了运算放大器的误差和一些常用的运算放大器结构。根据理论分析和系统要求设计采样保持电路,具体电路设计包括翻转式采样保持电路总体电路的设计和各模块电路设计:运算放大器,偏置电路,共模反馈电路,bootstrap开关和非交叠两相时钟,其中重点设计了增益增强型结构的运算放大器。电路设计完成后,进行了采样保持电路的版图设计。用Hspice对采样保持电路进行仿真,当建立精度小于0.5mV时,建立时间为1.67ns,验证了建立的数学模型的可行性。将采样保持电路单元应用到10位180MHz流水线型模数转换器中,在输入满幅度,89.20MHz正弦波,时钟采样率为178.57MHz的条件下,得采样保持电路的SFDR为77.3dB,ADC的SNDR为56.50dB,SNR为56.86dB,THD为-67.51dB,SFDR为69.82dB,结果显示设计的采样保持电路完全满足ADC的系统要求。

关键词：流水线型模数转换器采样保持电路信噪比建立时间增益增强型运算放大器共模反馈开关电容

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基于0.18um工艺的Pipeline-SAR ADC的设计

基于0.18um工艺的Pipeline-SAR ADC的设计

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作者：王耕耘吉林大学

学位级别：硕士

今天人们的生活离不开各种各样的电子设备,如智能手机、平板电脑和个人计算机等等。新兴的各种电子设备在物联网飞速发展的今天也层出不穷,比如智能手环和智能飞行器等。现代电子设备中必不可少的是形形色色的集成电路,集成电路将各种... 详细信息

今天人们的生活离不开各种各样的电子设备,如智能手机、平板电脑和个人计算机等等。新兴的各种电子设备在物联网飞速发展的今天也层出不穷,比如智能手环和智能飞行器等。现代电子设备中必不可少的是形形色色的集成电路,集成电路将各种功能元件集成到一片硅衬底上,在很小的面积上实现系统级的功能。由于电子设备的集成度越来越高,所以在很多电子系统的应用中,集成电路的功耗成为电子系统功耗的主要来源。而集成电路工艺的技术正如摩尔定律预言的那样,特征尺寸不断降低,单位面积上的晶体管数成倍增加。集成电路特征尺寸的下降使得人们进一步提高集成电路的集成度并且通过改善电路架构来进一步降低系统的功耗。然而,现实世界是以模拟信号存在的,模拟信号相对数字信号而言有几个特殊的性质,比如信号频谱趋于无穷、信号变化不规则等等。为了能够将数字处理技术稳定性高和处理能力强的特点应用到模拟域中,模数转换器作为一个桥梁出现了。现代模数转换器包含多种架构,比如Sigma-Delta ADC、Pipeline ADC、SAR ADC和Flash ADC等等。但是,由于模数转换器基本原理的限制,每种模数转换器都只能在特定应用领域发挥作用。其中,流水线型模数转换器由于很好地折衷了模数转换器的功耗、转换速度和转换精度三方面的性能指标,成为了中高速、高精度模数转换器的主流结构。本论文首先介绍了流水线模数转换器的基本原理,建立了一个2.5bit/Stage的14bit Pipeline ADC系统模型,对这个系统模型进行仿真分析同时对流水线模数转换器的各分电路进行功耗分析。然后,论文介绍了基于比较器和电流源的MDAC设计,同时以一个1.5bit/Stage采用比较器和双电流源架构的MDAC为例介绍了这种MDAC的设计要求和方法,并给出瞬态仿真结果。接着,介绍了14bit Pipeline SAR模数转换器的组成部分和电路功能,从三部分展开介绍,一是异步时钟逐次逼近型模数转换器的设计,另一个是采样保持电路的设计,最后是第一级MDAC的设计电路。最后,论文介绍了针对Pipeline SAR模数转换器各部分电路的仿真结果,包含异步时钟SAR ADC的仿真结果和14bitPipeline-SAR ADC的FFT结果。综上,本论文从两个角度出发探索Pipeline ADC的发展,一个是用比较器和电流源组合替代运算放大器的思路,另一个是采用高增益MDAC和异步时钟逐次逼近型模数转换器(SAR ADC)结合的方法。本论文设计了一款Pipeline-SAR模数转换器,在输入信号频率为1.22MHz的条件下,采样保持器的有效位数(ENOB)为14.8bit,模数转换器整体的仿真结果信噪比(SNDR)为73.2d B,有效位数为11.9bit。

关键词：流水线模数转换器增益增强型运算放大器增益自举开关异步时钟逐次逼近型模数转换器

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像素传感器芯片上高速低功耗ADC设计

像素传感器芯片上高速低功耗ADC设计

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作者：叶庆文华中师范大学

学位级别：硕士

位于兰州的重离子加速器HIRFL工作至今已有30年,为了进一步提升我国在重离子物理方面的研究实力,物理学家计划在CSR平台上建立一个大型科研仪器-低温高密核物质测量谱仪(CSR External-target Experiment,简称CEE)。建成后此谱仪将是我... 详细信息

位于兰州的重离子加速器HIRFL工作至今已有30年,为了进一步提升我国在重离子物理方面的研究实力,物理学家计划在CSR平台上建立一个大型科研仪器-低温高密核物质测量谱仪(CSR External-target Experiment,简称CEE)。建成后此谱仪将是我国第一台运行于GeV能区的、自主研制的大型核物理实验装置。其主要的科学功能是实现GeV能区重离子碰撞中次级粒子的全空间测量,为量子色动力学(QCD)和核反应动力学等研究提供数据。Topmetal-CEE是一款具有抗辐照能力的硅像素芯片,其顶层金属开窗用来收集电荷。它被放置于CEE入射束流的前端,用于探测束流的位置信息和时间信息。为了将Topmetal-CEE前端数据快速读出,片上模拟转换器(ADC)必不可少,同时为了满足探测器低功耗的要求,片上ADC应同时具备低功耗和高转换速率的要求。因此,本文基于Topmetal-CEE项目,采用国产华虹宏力GSMC 130 nm工艺,设计了一款混合型架构的12 bit 20MS/s ADC,即Pipelined SARADC,本文的主要研究工作及设计难点如下:(1)为了满足20MS/s的采样率以及低功耗要求,本文分析了 Pipelined SAR ADC工作时序,确定了采用两级流水级。同时为了优化单级流水级的精度来保证低功耗,利用Matlab建模分析了电容阵列、动态比较器、闭环运算放大器和SAR控制逻辑电路的功耗,当第一级流水级的分辨率为6 bit,ADC的功耗较低。然后基于Verilog-A设计了 Pipelined SARADC宏模型,确定了运算放大器开环增益、单位增益带宽以及其他电路的设计指标。(2)为了避免Pipelined SARADC中非理想因素导致其性能显著下降,本文分析了 SARADC电容阵列和余差运算放大器的热噪声,得到满足分辨率要求的采样电容为278fF;在采样处为了提高线性度,采用了栅压自举开关,对其单独进行频谱分析,有效位数为12.67 bit,在余差放大电路中使用了 CMOS开关减小面积和功耗;为了避免比较器失调导致的失码,流水级之间采用了 2 bit冗余,通过数字校准算法进行校准;SARADC的精度越高,要求单位电容的失配越小,本文分析了避免由于电容失配导致ADC精度下降所需的最小单位电容为20fF;由于运算放大器的增益和带宽有限,推导出满足需求的开环增益为84.4dB,单位增益带宽为1.103GHz。(3)在SARADC中,对于电荷重分配的电容阵列,其开关切换策略是动态功耗的主要来源。本文通过对比传统的开关策略和单调开关策略的功耗,最终采用了基于单调开关的新型开关切换策略,同时设计了对应的异步控制逻辑电路,提高ADC的工作速度。本文6bit SARADC消耗的平均动态能量为48pJ,8 bit SARADC消耗的平均动态能量为80.64pJ,由于其开关切换时只有单边的电压变化,其动态功耗相比于传统方式减少了 95%,单位电容个数减小了 4倍。(4)为了满足Pipelined SARADC中运算放大器高增益以及大带宽的需求,本文设计了基于折叠式共源共栅的全差分输出增益增强型运算放大器。其中辅助运放采用全差分共源放大级来降低功耗,偏置电路采用了宽摆幅结构来满足运放工艺角的要求,同时仅需一个开关电容共模反馈就能稳定三个放大器的工作点。在1.28pF的负载电容下,增益为93.7dB,单位增益带宽为1.34GHz,等效输入噪声140μV/(?)。高增益和高带宽的运放是整个Pipelined SAR ADC功耗的主要来源,其静态功耗为18.74mW。本文基于国产工艺的Pipelined SAR ADC设计已经完成,版图的面积为426.39μm*567.255μm。后仿真结果表明,在 20MS/s 的采样率下,Pipelined SAR ADC的有效位数ENOB可达10.19 bit,信噪比SNR为65.1dB,无杂散动态范围SFDR为69.9dB,信噪失真比SNDR为63.1dB,总谐波失真THD为-67.4dB,整个ADC 的总功耗为 23.44mW。和 Topmetal-CEE 第一款芯片中 20MS/s 的 Pipelined ADC相比,有效位相当,功耗降低了约56mW,基本满足硅像素芯片数字化读出的需求。

关键词： CEE 硅像素探测器 Pipelined SAR ADC 增益增强型运算放大器低功耗

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一种应用于流水线ADC采样保持电路的设计

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电子与封装 2011年第11期11卷 18-21,32页

作者：周佳宁李荣宽电子科技大学电工学院成都611731

介绍了一种应用于12位、10MS/s流水线模数转换器前端的高性能采样保持(SH)电路的设计。该电路采用全差分电容翻转型结构及下极板采样技术,有效地减少噪声、功耗及电荷注入误差。采用一种改进的栅源电压恒定的自举开关,极大地减小电路的... 详细信息

介绍了一种应用于12位、10MS/s流水线模数转换器前端的高性能采样保持(SH)电路的设计。该电路采用全差分电容翻转型结构及下极板采样技术,有效地减少噪声、功耗及电荷注入误差。采用一种改进的栅源电压恒定的自举开关,极大地减小电路的非线性失真。运算放大器为增益增强型折叠式共源共栅结构,能得到较高的带宽和直流增益。该采样保持电路采用JAZZ 0.6μm BiCMOS工艺来实现,在5V电源电压、10MHz采样频率下,当输入信号频率为1MHz时,仿真结果显示无杂散动态范围(SFDR)为107.82dB、信噪比(SNR)为87.8dB、总谐波失真比(THD)为-105.2dB。该部分电路版图面积为0.4mm×0.8mm,功耗仅为11mW。

关键词：流水线ADC 栅压自举开关增益增强型运算放大器采样保持电路

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