检索结果-内蒙古大学图书馆

电子测量与仪器学报 2024年第3期38卷 122-132页

作者：张锦刘政辉扈啸胡春媚长沙理工大学计算机与通信工程学院长沙410076 国防科技大学计算机学院长沙410073 先进微处理器芯片与系统重点实验室长沙410073

随着芯片工艺的不断升级,芯片设计的频率不断提高,时延故障是引起高速芯片失效的重要因素。在硅后验证阶段,由于缺乏一种对芯片全局路径延时测量的手段,传统构建延时测量电路的方式仅能得到特定关键路径的延时变化情况,在芯片失效时无... 详细信息

随着芯片工艺的不断升级,芯片设计的频率不断提高,时延故障是引起高速芯片失效的重要因素。在硅后验证阶段,由于缺乏一种对芯片全局路径延时测量的手段,传统构建延时测量电路的方式仅能得到特定关键路径的延时变化情况,在芯片失效时无法进行全面的路径延时分析。本文提出一种基于扫描链的频率扫描实速测试方法对芯片内部大量时序路径的延时进行测量并获取时序裕量。针对生成测试向量时间长,依赖专业测试设备的问题,在自研硬件平台上通过自生成多频率测试向量以及改进数据校验算法成功实现了频率扫描实速测试,对芯片测量的路径延时误差在8 ps左右。通过对不同芯片在不同温度下的实验验证了该方法对路径延时表征的有效性,为今后通过延时参数对高速芯片进行环境适应性分析、寿命预测等研究提供了一种快捷有效的方法。

关键词：实速测试扫描链芯片测试测试向量路径延时

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一种基于全数字锁相环的SRAM实速测试方案

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微电子学 2012年第1期42卷 121-125页

作者：张立军王子欧于跃郑坚斌毛凌锋苏州大学城市轨道交通学院江苏苏州215006 苏州大学电子信息学院江苏苏州215006 苏州秉亮科技有限公司江苏苏州215021

提出了一种采用实速测试方式测试SRAM性能参数及可靠性的方案。该方案在内建自测试(BIST)电路的基础上,通过增加一个超高速ADPLL为SRAM性能的实速测试提供一个高频时钟,同时还加入延时链来产生不同相位的4个时钟。通过调整这4个时钟的... 详细信息

提出了一种采用实速测试方式测试SRAM性能参数及可靠性的方案。该方案在内建自测试(BIST)电路的基础上,通过增加一个超高速ADPLL为SRAM性能的实速测试提供一个高频时钟,同时还加入延时链来产生不同相位的4个时钟。通过调整这4个时钟的相位来获得SRAM的关键性能参数,如存取时间、地址建立和保持时间等。该方案在UMC 55nm CMOS标准逻辑工艺下流片验证。测试结果显示,SRAM最大测试工作频率约为1.3GHz,测试精度为35ps。

关键词：静态随机存储器全数字锁相环内建自测试延时链实速测试

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微处理器实速测试技术研究

微处理器实速测试技术研究

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作者：范小鑫中国科学院计算技术研究所

学位级别：硕士

随着集成电路工艺特征尺寸不断缩小，芯片内部速度不断增加，时延缺陷(即影响电路定时行为但不改变电路在静态条件下的逻辑操作的缺陷)成为人们的广泛关注的问题。传统的测试方法譬如固定型故障测试和静态漏电流测试都不能很好的检测出... 详细信息

随着集成电路工艺特征尺寸不断缩小，芯片内部速度不断增加，时延缺陷(即影响电路定时行为但不改变电路在静态条件下的逻辑操作的缺陷)成为人们的广泛关注的问题。传统的测试方法譬如固定型故障测试和静态漏电流测试都不能很好的检测出时延故障，需要通过实速测试来测试高速电路。对于时钟频率达到GHz以上的处理器芯片，如果从片外提供测试时钟，需要昂贵的高性能测试仪和芯片封装材料，这导致测试成本急剧上升。现在高性能的处理器内有锁相环(Phase-Locked-Loop，PLL)，为芯片提供高频率的时钟信号。考虑到不断增长的测试速度的需要以及锁相环特性的不断改善，利用锁相环提供测试时钟信号已成为可行，研究相应的片上实速测试应用方法具有重要的理论意义和实践意义。\n 与此同时，现在高性能的微处理器中经常会有多个时钟域。在时钟域之间，一般会存在数据通路用于数据交互。这些用于数据交互的逻辑同其他电路逻辑一样，也有可能会存在时延故障。因此很有必要对这部分逻辑进行实速测试，检测出其中的时延故障，保证芯片的良率。\n 本文分析了现有的时延测试应用方法，对微处理器实速测试应用方法进行了探讨，提出了一种基于片内锁相环来提供实速测试时钟的方法，并针对多时钟域电路给出了多时钟域实速测试的方法。本文的主要贡献包括：\n 1.提出了一种基于片内锁相环进行实速测试的方法。本文对工业界和研究领域提出的各种实速测试的方法进行了深入分析，提出了一种利用片内锁相环提供的高速时钟来产生实速测试时钟的方法。这种方法使得利用低成本的测试仪完成高速电路的实速测试成为可能，所需要的面积开销也仅为70多个门。该方法已被应用到一款高性能处理器芯片中，该芯片成功流片并通过了基于片内锁相环的实速时延测试，跳变故障覆盖率为85％，证明了本文方法的可行性和高效性。\n 2.提出了一种多时钟域实速测试时钟生成方法。本文针对集成电路设计存在多时钟域的情况，提出一种能够灵活生成测试时钟域内部及时钟域之间故障的多种实速测试时钟的方法。实验结果表明，与同类方法对比，该方法能够使面积开销与时钟域数目成线性关系，如在3个时钟域情况下面积开销不到其他方法的1/4。

关键词：微处理器锁相环时延测试实速测试多时钟域集成电路工艺

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SRAM IP实速测试系统设计与测试

SRAM IP实速测试系统设计与测试

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作者：孙燃苏州大学

学位级别：硕士

随着集成电路特征尺寸不断减小和电路工作频率的不断提高,存储器故障不再是简单的功能故障,由于电路的微弱延时引起的性能故障也成为了集成电路设计和测试中必须考虑的问题。本文以存储器内建自测试技术作为基础,研究静态随机存储器SRA... 详细信息

随着集成电路特征尺寸不断减小和电路工作频率的不断提高,存储器故障不再是简单的功能故障,由于电路的微弱延时引起的性能故障也成为了集成电路设计和测试中必须考虑的问题。本文以存储器内建自测试技术作为基础,研究静态随机存储器SRAM实速测试芯片的设计及测试,提出了一种基于改进的算法设计的BIST系统,并利用止(?)BIST扩展设计了实速测试系统,同时分析了存储器实速测试的原理,以所设计的实速测试芯片对SRAM IP进行了测试。 SRAM实速测试的测试对象是SRAM IP的功能测试和性能测试。对于功能测试,本文首先分析了存储器常见的故障类型,研究了几种普遍采用的存储器测试算法,在此基础上提出了一种由改进March C+算法和棋盘法测试结合的测试图形产生机制,改进后的算法可以有效地检测传统March C算法不能检测的耦合失效和临近图形敏感失效。基于改进的算法,以自顶向下的理念设计了内建自测试电路并予以硬件实现和仿真,仿真结果标明所设计的BIST能够在多数据背景下以较快速度遍历。所设计的BIST电路实现了较高的故障检查覆盖率和较快的测试速度,具有良好的复用性。对于SRAM的性能测试,本文对所设计的BIST进行扩展,加入全数字锁相环和延时链电路。利用ADPLL产生的高频时钟和片外可调选项提供芯片模拟用户使用的多频率测试环境,利用延时电路和片外可调选项量取SRAM的存取时间等性能参数。本文对实速测试芯片量取SRAM性能参数的原理和测试过程做了详尽叙述,并在25℃TT工艺角400MHz至设计预仿真值频率的测试环境下对实速测试芯片进行测试。最后将所测试结果与SRAM设计师的预仿真值进行比较,得出所设计的实速测试芯片功能和性能都达到了设计规范中制定的设计指标。实速测试芯片已经以55nm SPRVT1P10M low-K工艺流片交付使用,已用于寄存器文件型单端口SRAM IP的测试。封装类型是QFP100。

关键词：嵌入式存储器内建自测试实速测试 SRAM功能与性能测试

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基于FPGA的便携式实速测试设备设计与实现

基于FPGA的便携式实速测试设备设计与实现

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作者：骆旻国防科技大学

学位级别：硕士

摩尔定律驱动下芯片的集成度和复杂性不断增加,这对芯片的验证和测试工作提出了更高的要求。结合可测性设计使用自动测试设备(Automatic Test Equipment,ATE)可以有效筛选出故障芯片,但ATE成本过于高昂且功能复杂冗余,对于中小型芯片设... 详细信息

摩尔定律驱动下芯片的集成度和复杂性不断增加,这对芯片的验证和测试工作提出了更高的要求。结合可测性设计使用自动测试设备(Automatic Test Equipment,ATE)可以有效筛选出故障芯片,但ATE成本过于高昂且功能复杂冗余,对于中小型芯片设计公司或高校科研而言并不实用。因而近年来出现了大量基于FPGA的低成本测试设备的研究工作,但很少有研究采用扫描测试的方法且都没能实现芯片的实速测试。本文提出了一种基于FPGA的便携式、低成本和可配置的芯片扫描测试方法,实现了慢速扫描测试和实速测试,可有效筛选芯片的固定故障和时延故障,并基于Golomb编码对测试数据实现大幅度压缩,有效减少了数据存储和传输开销。本文的主要工作如下:·分析了基于FPGA的芯片测试的性能与设计了测试开发板平台方案:在现有的原型板上,使用FPGA生成测试信号,对目标芯片内的扫描链进行bypass移位测试,对测试激励和测试响应进行了性能分析;并且根据待测芯片内的可测性设计,将测试所需管脚全部与FPGA相连,设计了新的测试平台方案和原理。·系统设计与验证了基于FPGA的便携式实速测试设备的Verilog逻辑:在新的测试开发板平台上实现了针对芯片的慢速扫描测试和实速测试的Verilog硬件设计,支持主控芯片与FPGA的通讯以实现测试模式的可配置以及测试码的传输,以支持测试流程的执行;对FPGA内的逻辑设计实现分模块以及系统级的验证,并进行板级测试验证功能正确性。·设计了测试程序与并通过实验结果验证了基于FPGA的便携式实速测试设备的功能:在开发板和FPGA内逻辑设计的基础上,完成基于FPGA的便携式实速测试设备的程序设计,实现慢速扫描测试和实速测试的测试流程,并通过网口TCP协议实现主控芯片与上位机的交互,使用Python实现测试响应与标准结果的比对。经过实验验证,本设计可以准确检出芯片的固定故障和时延故障,以及测试芯片的最高工作频率,间接获得芯片的关键路径延时。·使用无损压缩算法压缩测试数据:为了解决测试数据量过大问题,选取常见的游程编码(Run-length code)、哈夫曼编码(Huffman code)和哥伦布编码(Golomb code)对实际测试数据进行压缩,比较压缩率;实现三种编码解码模块的设计,比较硬件占用;综合选取了哥伦布编码作为本项目的测试压缩编码,可以实现55.46%的测试数据压缩率。

关键词： FPGA 自动测试设备实速测试扫描链测试压缩

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一种支持多核处理器扫描链低速与实速测试的时钟控制电路

一种支持多核处理器扫描链低速与实速测试的时钟控制电路

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第十六届计算机工程与工艺年会暨第二届微处理器技术论坛

作者：刘潇骁余金山刘蓬侠赵振宇方粮潘文胜欧阳海燕国防科技大学计算机学院

随着处理器设计工作频率提高,设计规模的增大,以及采用高性能的纳米工艺,因制造产生的故障概率增大。扫描链技术提供了一种检测生产故障的有效机制。针对多核处理器扫描链设计,本文提出了一种基于片上锁相环的时钟控制电路。该电路利用... 详细信息

随着处理器设计工作频率提高,设计规模的增大,以及采用高性能的纳米工艺,因制造产生的故障概率增大。扫描链技术提供了一种检测生产故障的有效机制。针对多核处理器扫描链设计,本文提出了一种基于片上锁相环的时钟控制电路。该电路利用扫描链配置锁相环,使其产生实速测试所需的高频时钟;利用计数器和旁路逻辑实现扫描测试所需的高频和低频时钟的有效切换;复用功能时钟树简化扫描链时钟设计。通过与片上时钟控制电路(OCC)的比较以及全芯片的电路仿真表明,本文所提出的时钟控制电路,能够有效支持多核处理器扫描链的低速和实速测试。

关键词：锁相环时钟控制电路实速测试高频时钟复用功能时钟树

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基于片内PLL实速扫描测试的实现

基于片内PLL实速扫描测试的实现

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第四届中国测试学术会议

作者：范小鑫李华伟胡瑜李晓维中国科学院计算技术研究所先进测试技术实验室中国科学院计算技术研究所先进测试技术实验室中国科学院计算技术研究所先进测试技术实验室中国科学院计算技术研究所先进测试技术实验室

实速测试在工业界中得到日益广泛的使用,对芯片进行实速测试可以有效检测出时序相关的故障。如何提供实速测试所需要的高速时钟,是实速测试的一个难题。本文提出了一种采用片内PLL来提供实速测试时钟的方案,并在实际电路的实速测试中进... 详细信息

实速测试在工业界中得到日益广泛的使用,对芯片进行实速测试可以有效检测出时序相关的故障。如何提供实速测试所需要的高速时钟,是实速测试的一个难题。本文提出了一种采用片内PLL来提供实速测试时钟的方案,并在实际电路的实速测试中进行了实验, 最后给出了实验结果。

关键词：锁相环实速测试扫描测试时延测试可测试性设计

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芯片验证分析及测试流程优化技术

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计算机辅助设计与图形学学报 2005年第10期17卷 2227-2231页

作者：韩银和李晓维罗飞茵林建京陈宇川朱小荣中国科学院计算技术研究所信息网络室北京市微电子技术研究所北京100076 泰瑞达(上海)有限公司上海201206

分析了不同测试项目对于一款采用0.18μm工艺流片的高性能通用处理器芯片失效的发现能力.以失效分析的数据作为基本数据结构,提出了测试项目有效性和测试项目耗费时间的折中作为启发式信息的优化算法,利用该算法生成的测试流程可以减少... 详细信息

分析了不同测试项目对于一款采用0.18μm工艺流片的高性能通用处理器芯片失效的发现能力.以失效分析的数据作为基本数据结构,提出了测试项目有效性和测试项目耗费时间的折中作为启发式信息的优化算法,利用该算法生成的测试流程可以减少失效芯片的测试时间.该算法和动态规划算法相比,计算复杂度从O(dn2n)降低到O(dn3).最后用实验数据证明了该算法的有效性.

关键词：失效分析实速测试动态规划算法启发式搜索算法

来源：评论

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采用片内PLL实现实速扫描测试的方案

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计算机辅助设计与图形学学报 2007年第3期19卷 366-370页

作者：范小鑫李华伟胡瑜李晓维中国科学院计算机系统结构重点实验室

提出了一种采用片内PLL实现实速扫描测试的方案.在该方案中,移入测试向量时使用测试仪提供的时钟,激励施加和响应捕获采用片内PLL生成的高速时钟,降低了实速扫描测试对测试仪时钟频率的要求.在AC’97音频控制器电路上进行的实验,证实了... 详细信息

提出了一种采用片内PLL实现实速扫描测试的方案.在该方案中,移入测试向量时使用测试仪提供的时钟,激励施加和响应捕获采用片内PLL生成的高速时钟,降低了实速扫描测试对测试仪时钟频率的要求.在AC’97音频控制器电路上进行的实验,证实了该方案的可行性.

关键词：锁相环实速测试扫描测试

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基于扫描链的可编程片上调试系统

引用

高技术通讯 2015年第6期25卷 584-592页

作者：陈华军娄卓阳王焕东刘慧王琳计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院计算技术研究所北京100190 中国科学院大学北京100049 龙芯中科技术有限公司北京100190

研究了用于检验硅后芯片的硅后调试技术,考虑到现有的硅后调试技术缺乏实时监测芯片内部运行状态的能力,导致故障诊断的结果很不准确,提出一种基于扫描链的新的可编程片上调试系统。该系统充分利用芯片的片上传输总线,通过添加极少的硬... 详细信息

研究了用于检验硅后芯片的硅后调试技术,考虑到现有的硅后调试技术缺乏实时监测芯片内部运行状态的能力,导致故障诊断的结果很不准确,提出一种基于扫描链的新的可编程片上调试系统。该系统充分利用芯片的片上传输总线,通过添加极少的硬件电路,使芯片能够实时监测自身的运行状态,并在满足程序设定的条件后,自动触发故障诊断模式。该系统充分利用芯片内建扫描链,通过控制扫描链实现对芯片内部状态精确配置和观测。此外,该系统通过片上时钟电路对调试时钟进行精确控制,保证各模式时钟切换的正确性,同时还支持实速测试,为时序分析和调试提供新途径。该系统已在最新一款龙芯高性能通用处理器芯片上得到成功应用。

关键词：硅后调试片上调试系统可编程可调试性设计故障诊断实速测试

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