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T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

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文献类型

95 篇 专利

馆藏范围

95 篇 电子文献
0 种 纸本馆藏

日期分布

机构

4 篇 西安电子科技大学
4 篇 华为技术有限公司
4 篇 电子科技大学
3 篇 中国人民解放军国...
3 篇 国仪量子技术有限...
2 篇 中国航空工业集团...
2 篇 复旦大学
2 篇 中国电子科技集团...
2 篇 湖南迈克森伟电子...
2 篇 中国地质大学
2 篇 重庆两江卫星移动...
2 篇 青岛海信电器股份...
2 篇 中南民族大学
2 篇 湖北三江航天红林...
2 篇 西安烽火电子科技...
2 篇 珠海格力电器股份...
2 篇 北京大学
2 篇 哈尔滨工业大学
2 篇 北方联创通信有限...
2 篇 上海航天电子通讯...

作者

4 篇 张波
4 篇 方科
3 篇 徐佳庆
3 篇 吕方旭
3 篇 齐星云
3 篇 王硕
3 篇 许超龙
3 篇 赖明澈
2 篇 邱昆
2 篇 陈俊
2 篇 代煜
2 篇 代光发
2 篇 邹依
2 篇 陈迎春
2 篇 张梦洁
2 篇 欧洋
2 篇 彭荣
2 篇 吴凡
2 篇 王宇舟
2 篇 郭志恒

语言

95 篇 中文

检索条件"主题词=并串转换模块"

共 95 条记录，以下是11-20 订阅

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详细简洁

排序：

卫星通信可变编码调制分数帧处理方法

卫星通信可变编码调制分数帧处理方法

引用

作者：朱胜利王宇舟钟瑜方科张波唐婷 610036 四川省成都市金牛区茶店子东街48号

本发明公开的一种卫星通信可变编码调制分数帧处理方法，处理效率高，资源消耗较少，数据吞吐率较高。本发明通过下述技术方案实现：用基于可变调制编码模式的帧长信息处理模块接收数据源控制参数；帧信息计算模块根据读写控制模块读地... 详细信息

标准号: CN113965244B

本发明公开的一种卫星通信可变编码调制分数帧处理方法，处理效率高，资源消耗较少，数据吞吐率较高。本发明通过下述技术方案实现：用基于可变调制编码模式的帧长信息处理模块接收数据源控制参数；帧信息计算模块根据读写控制模块读地址要数的数据产生，对MCS参数进行帧信息计算，分数处理模块根据不同帧长和输入输出并行度，对产生的数据作帧间分数处理保证数据连续后，帧间并串转换模块根据每一帧的符号帧长及分数帧信息，完帧串并拼接；编码器处理模块输入LDPC编码模块进行模式适配，对基带处理中基带头进行帧填充和帧间距平滑，合帧控制模块对帧间的分数帧信息进行帧间分数拼接处理，利用并串转换将多路并行的符号帧数据连续输出。

关键词：帧信息帧间帧长分数处理并串转换模块调制编码模式读写控制模块可变编码调制信息处理模块编码器处理数据吞吐率帧控制模块并串转换处理效率多路并行基带处理计算模块接收数据拼接处理数据产生资源消耗输出卫星通信并行度读地址源控制帧处理帧数据可变平滑拼接适配填充保证

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一种基于FPGA差分接口的高速数据传输方法与装置

一种基于FPGA差分接口的高速数据传输方法与装置

引用

作者：李海军王娇陈俊周亮伟 432000 湖北省孝感市1号信箱

本发明公开了一种基于FPGA差分接口的高速数据传输方法与装置，所述装置通过FPGA内部资源和外部的硬件差分接口实现，包括BRAM数据缓存模块、下行数据位转换模块、训练码/数据控制模块、高速并串转换模块、下行高速数据传输差分接口、... 详细信息

标准号: CN112115084B

本发明公开了一种基于FPGA差分接口的高速数据传输方法与装置，所述装置通过FPGA内部资源和外部的硬件差分接口实现，包括BRAM数据缓存模块、下行数据位转换模块、训练码/数据控制模块、高速并串转换模块、下行高速数据传输差分接口、上行高速数据传输差分接口、高速串并转换模块、同步对码模块和上行数据位转换模块。本发明不需要复杂的外围电路及高速通信协议设计，应用于弹载数据记录系统，实现弹上导引头实时传输速率不小于600Mbps的高速数据传输，具有设计方法简单，数据传输可靠性高，误码率低，通用性高的特点。

关键词：高速数据传输数据位转换上行下行高速数据传输数据传输可靠性并串转换模块高速串并转换高速通信协议数据缓存模块数据记录系统数据控制模块接口实现内部资源实时传输外围电路导引头误码率训练码弹载对码下行外部应用

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一种通信设备和传输控制方法

一种通信设备和传输控制方法

引用

作者：邢立佳 300000 天津市东丽区空港经济区保税路357号

本申请公开了一种通信设备和传输控制方法包括：数字信号处理装置，数字信号处理装置上设有第一输出接口，第一输出接口为并行接口；串行存储芯片，串行存储芯片上设有第三输入接口，第三输入接口为串行接口；可编程门阵列装置，可编程... 详细信息

标准号: CN115189711A

本申请公开了一种通信设备和传输控制方法包括：数字信号处理装置，数字信号处理装置上设有第一输出接口，第一输出接口为并行接口；串行存储芯片，串行存储芯片上设有第三输入接口，第三输入接口为串行接口；可编程门阵列装置，可编程门阵列装置上设有第二输入接口和第二输出接口，其中第二输入接口为并行接口，第二输出接口为串行接口；可编程门阵列装置内设有分别连接于第二输入接口和第二输出接口的串并转换模块和并串转换模块；第一输出接口和第二输入接口通过第一总线连接，第二输出接口和第三输入接口通过第二总线连接，第一总线为并行总线，第二总线为串行总线。该通信设备和传输控制方法，可节约设备投入成本。

关键词：输出接口输入接口可编程门阵列数字信号处理装置串行存储芯片并行接口传输控制串行接口总线连接总线通信设备并串转换模块串并转换模块并行总线串行总线节约设备申请

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一种基于FPGA的HDMI视频DDC信号光通信处理系统

一种基于FPGA的HDMI视频DDC信号光通信处理系统

引用

作者：杨冬冰徐魁黄剑峰张一可蔡新鹤杨晨 471003 河南省洛阳市高新区周山路10号

一种基于FPGA的HDMI视频DDC信号光通信处理系统，包括采用FPGA芯片的发送端、接收端，所述发送端、接收端均包括对总线双向信号进行方向识别和控制的方向识别和控制模块、对总线信号进行处理并转换为串行信号的编码组帧及并串转换模块... 详细信息

标准号: CN117768025A

一种基于FPGA的HDMI视频DDC信号光通信处理系统，包括采用FPGA芯片的发送端、接收端，所述发送端、接收端均包括对总线双向信号进行方向识别和控制的方向识别和控制模块、对总线信号进行处理并转换为串行信号的编码组帧及并串转换模块、对信号进行光电/电光转换的光模块、对串行信号进行处理的串并转换解帧及译码模块，发送端、接收端通过光通信连接。本发明通过FPGA实现I2C双向信号的方向自动识别和控制，对DDC通信中热插拔HPD信号、5V电源信号、I2C时钟和数据信号进行过采样，经过自定义的编码方式将以上采样信号进行并串/串并转换，再经过电光转换后进行光纤远距离传输，从而实现了I2C双向信号的实时透明传输，保证了HDMI视频DDC通信的实时性。

关键词：双向信号发送端接收端串并转换串行信号电光转换方向识别视频并串转换模块光通信连接远距离传输编码方式采样信号处理系统控制模块数据信号透明传输译码模块自动识别总线信号编码组光模块过采样热插拔实时性自定义总线光通信解帧通信光纤转换保证

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高速并串转换电路

高速并串转换电路

引用

作者：曾发燕张续莹张磊徐鸣远孙伟李方宁游毓彬沈晓峰朱璨 401334 重庆市沙坪坝区凤凰镇皂角树村临谢家院子组2号2-2室

本发明提供一种高速并串转换电路，所述高速并串转换电路包括时钟分频模块、低速CMOS并串转换模块及高速双极并串转换模块，低速CMOS并串转换模块包括N1级依次级联并呈树形结构的CMOS并串转换单元，高速双极并串转换模块包括N2级依次级... 详细信息

标准号: CN116054841A

本发明提供一种高速并串转换电路，所述高速并串转换电路包括时钟分频模块、低速CMOS并串转换模块及高速双极并串转换模块，低速CMOS并串转换模块包括N1级依次级联并呈树形结构的CMOS并串转换单元，高速双极并串转换模块包括N2级依次级联并呈树形结构的双极并串转换单元，也就是说，低速部分采用CMOS器件实现，高速部分采用双极型器件实现，通过二者的结合，能综合提高数据传输速率，并降低了并串转换电路的功耗和面积；同时，低速CMOS并串转换模块及高速双极并串转换模块全部使用树形结构，进一步提高了数据传输速率。

关键词：并串转换模块双极并串转换电路树形结构并串转换单元数据传输级联时钟分频模块双极型功耗

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一种基于ZYNQ的可编程超快速延时脉冲发生器及方法

一种基于ZYNQ的可编程超快速延时脉冲发生器及方法

引用

作者：袁珩刘禹辰李湘云崔志颖 100191 北京市海淀区学院路37号

一种基于ZYNQ的可编程超快速延时脉冲发生器及方法，包括波形数据处理模块、并串转换模块、延时模块、脉宽合成模块和幅值调节模块等，可输出多路脉冲幅度、周期、宽度和脉冲延时均可编程的脉冲信号。本发明使用一款ZYNQ开发板和少量外... 详细信息

标准号: CN115729875A

一种基于ZYNQ的可编程超快速延时脉冲发生器及方法，包括波形数据处理模块、并串转换模块、延时模块、脉宽合成模块和幅值调节模块等，可输出多路脉冲幅度、周期、宽度和脉冲延时均可编程的脉冲信号。本发明使用一款ZYNQ开发板和少量外围电路实现超快速延时精度的多通道脉冲信号，并在ZYNQ内部实现串口通信协议，使脉冲发生器具备可编程控制功能，脉冲周期、脉冲宽度和脉冲延时均可通过编程控制，搭配脉冲幅度控制电路，使脉冲幅度可编程。本发明功能灵活，结构简单，可以独立工作，又可以作为模块化电路集成到其他系统中。本发明可用于量子计算、量子精密测量和量子传感等领域。

关键词：可编程脉冲幅度脉冲延时量子并串转换模块波形数据处理串口通信协议幅值调节模块多通道脉冲可编程控制脉冲发生器模块化电路编程控制多路脉冲合成模块精密测量控制电路量子计算脉冲信号脉冲周期外围电路延时脉冲延时模块发生器开发板脉冲传感可用脉宽延时搭配输出灵活

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基于FPGA芯片的延迟脉冲产生装置、方法及电子设备

基于FPGA芯片的延迟脉冲产生装置、方法及电子设备

引用

作者：王硕 230088 安徽省合肥市高新区创新大道2800号创新产业园二期E2楼A区1-4层

本发明公开了一种基于FPGA芯片的延迟脉冲产生装置、方法及电子设备，现场可编程门阵列FPGA芯片具有M个延迟单元，该装置包括：时钟产生模块，用于生成参考时钟、输出时钟和延迟时钟；脉冲产生模块，用于根据参考时钟生成第一输出脉冲... 详细信息

标准号: CN115037286A

本发明公开了一种基于FPGA芯片的延迟脉冲产生装置、方法及电子设备，现场可编程门阵列FPGA芯片具有M个延迟单元，该装置包括：时钟产生模块，用于生成参考时钟、输出时钟和延迟时钟；脉冲产生模块，用于根据参考时钟生成第一输出脉冲；延迟调节模块，用于根据延迟时钟，对第一输出脉冲进行延迟调节，得到第二输出脉冲，其中，延迟调节模块包括N个延迟单元，N为小于等于M的正整数；并串转换模块，用于根据参考时钟和输出时钟，对第二输出脉冲进行并串转换，输出延时脉冲序列。该装置基于FPGA芯片内部逻辑实现亚纳秒级延迟调节，产生亚纳秒级的延时脉冲序列，对外围电路的要求级低，具有成本低、结构简单、实现方便的优点。

关键词：输出脉冲延迟调节参考时钟输出时钟亚纳秒级延迟单元延迟时钟现场可编程门阵列FPGA 并串转换模块脉冲产生模块时钟产生模块并串转换产生装置电子设备脉冲序列内部逻辑输出延时延迟脉冲延时脉冲正整数电路芯片

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并行间断数据流转换为串行连续数据流输出的方法

并行间断数据流转换为串行连续数据流输出的方法

引用

作者：张波方科张晓波 610036 四川省成都市金牛区茶店子东街48号

本发明提出的一种并行间断数据流转换为串行连续数据流输出的方法，旨在提供一种把速率可变的并行间断数据流转换成速率可变的连续串行数据流的方法。本发明通过下述技术方案予以实现：在高速数传接收机中，解调及译码模块处理完成后的... 详细信息

标准号: CN105490767B

本发明提出的一种并行间断数据流转换为串行连续数据流输出的方法，旨在提供一种把速率可变的并行间断数据流转换成速率可变的连续串行数据流的方法。本发明通过下述技术方案予以实现：在高速数传接收机中，解调及译码模块处理完成后的并行间断数据流、使能信号和时钟一起送给时钟速率转换模块完成数据速率的转换，速率转换后的数据、使能信号和时钟一起送给速率估计模块和FIFO模块，速率估计模块对接收数据的平均速率进行估计，估计结果送给读取时钟产生模块产生与输入速率相当的读取时钟对FIFO模块中存储的数据进行读取，与读取时钟一起送给并串转换模块。并串转换模块把接收到的并行连续数据流和读取时钟一起转换为串行连续数据流和串行时钟输出。

关键词：读取连续数据流并行并串转换模块使能信号速率估计速率可变高速数传接收机时钟产生模块速率转换模块串行数据流数据流转换串行时钟估计结果接收数据数据流转速率转换译码模块数据流输出转换解调存储

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高精度脉冲信号产生装置、FPGA芯片和信号处理设备

高精度脉冲信号产生装置、FPGA芯片和信号处理设备

引用

作者：王硕王淋 230088 安徽省合肥市高新区创新大道2800号创新产业园二期E2楼A区1-4层

本发明提出了一种高精度脉冲信号产生装置、FPGA芯片和信号处理设备。其中该高精度脉冲信号产生装置包括：脉冲信号产生模块，所述脉冲信号产生模块用于产生第一脉冲信号；并串转换模块，所述并串转换模块用于对所述第一脉冲信号进行并... 详细信息

标准号: CN115580275B

本发明提出了一种高精度脉冲信号产生装置、FPGA芯片和信号处理设备。其中该高精度脉冲信号产生装置包括：脉冲信号产生模块，所述脉冲信号产生模块用于产生第一脉冲信号；并串转换模块，所述并串转换模块用于对所述第一脉冲信号进行并串转换，以输出单比特的第二脉冲信号；延迟调节模块，所述延迟调节模块用于对所述第二脉冲信号进行延迟调节；边沿检测模块，所述边沿检测模块用于对所述第一脉冲信号的上升沿和/或下降沿进行检测，以生成使能信号，并根据所述使能信号对所述延迟调节模块进行使能，以使所述延迟调节模块输出延迟精度可调的脉冲信号。该装置通过延迟调节模块输出延迟精度可调的脉冲信号，使得输出脉冲的精度高，且调节灵活。

关键词：脉冲信号延迟调节脉冲信号产生装置边沿检测模块并串转换模块脉冲信号产生模块输出使能信号可调的延迟信号处理设备并串转换输出脉冲上升沿下降沿使能输出检测灵活

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一种CSK调制信号解调系统

一种CSK调制信号解调系统

引用

作者：陈建国董健杜江邓填棣 401120 重庆市渝北区龙兴镇两江大道618号

本发明公开了一种CSK调制信号解调系统。其中CSK调制信号解调系统包括：基带信号变换模块、并行扩频码序列产生模块、累加运算模块、并串转换模块、异或运算模块、双口RAM、加法运算模块、最大值搜索模块、索引输出模块和CSK解调信号输... 详细信息

标准号: CN114337934B

本发明公开了一种CSK调制信号解调系统。其中CSK调制信号解调系统包括：基带信号变换模块、并行扩频码序列产生模块、累加运算模块、并串转换模块、异或运算模块、双口RAM、加法运算模块、最大值搜索模块、索引输出模块和CSK解调信号输出模块。本发明根据码速率远低于系统时钟速率、扩频码序列任一码片的值经系统时钟采样后在一码片时间内保持不变的特征，先将基带数据在1个码片内进行预累加，再与扩频码进行相关；并且，将移位寄存器以系统时钟速率进行并串转换，通过相关器对串行的扩频码序列进行分时计算，可大幅减少对相关器资源的占用，降低计算量和冗余计算，不会抬高相关器噪底，不损失信噪比。

关键词：扩频码序列系统时钟码片调制信号解调输出模块并串转换模块加法运算模块移位寄存器最大值搜索变换模块并串转换产生模块分时计算基带数据基带信号解调信号累加运算冗余计算异或运算双口RAM 累加计算量扩频码信噪比采样索引并行抬高占用

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