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T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

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文献类型

95 篇 专利

馆藏范围

95 篇 电子文献
0 种 纸本馆藏

日期分布

机构

4 篇 西安电子科技大学
4 篇 华为技术有限公司
4 篇 电子科技大学
3 篇 中国人民解放军国...
3 篇 国仪量子技术有限...
2 篇 中国航空工业集团...
2 篇 复旦大学
2 篇 中国电子科技集团...
2 篇 湖南迈克森伟电子...
2 篇 中国地质大学
2 篇 重庆两江卫星移动...
2 篇 青岛海信电器股份...
2 篇 中南民族大学
2 篇 湖北三江航天红林...
2 篇 西安烽火电子科技...
2 篇 珠海格力电器股份...
2 篇 北京大学
2 篇 哈尔滨工业大学
2 篇 北方联创通信有限...
2 篇 上海航天电子通讯...

作者

4 篇 张波
4 篇 方科
3 篇 徐佳庆
3 篇 吕方旭
3 篇 齐星云
3 篇 王硕
3 篇 许超龙
3 篇 赖明澈
2 篇 邱昆
2 篇 陈俊
2 篇 代煜
2 篇 代光发
2 篇 邹依
2 篇 陈迎春
2 篇 张梦洁
2 篇 欧洋
2 篇 彭荣
2 篇 吴凡
2 篇 王宇舟
2 篇 郭志恒

语言

95 篇 中文

检索条件"主题词=并串转换模块"

共 95 条记录，以下是21-30 订阅

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详细简洁

排序：

一种全神经网络的全数字相干接收系统

一种全神经网络的全数字相干接收系统

引用

作者：黄夏涛张静黄方方许渤邱昆 611731 四川省成都市高新区(西区)西源大道2006号

本发明提供一种全神经网络的全数字相干接收系统，采用全神经网络结构，包括IQ不平衡与正交化层、色散补偿层、非线性补偿层、时钟恢复层、偏振解复用层、频偏估计补偿层和载波相位恢复层；IQ不平衡与正交化层为单层神经网络；色散补偿... 详细信息

标准号: CN115589264B

本发明提供一种全神经网络的全数字相干接收系统，采用全神经网络结构，包括IQ不平衡与正交化层、色散补偿层、非线性补偿层、时钟恢复层、偏振解复用层、频偏估计补偿层和载波相位恢复层；IQ不平衡与正交化层为单层神经网络；色散补偿层由串并转换模块、卷积神经网络、并串转换模块构成；非线性补偿层由串并转换模块、卷积层、全连接层和并串转换模块构成；时钟恢复层为单层神经网络；偏振解复用层由串并转换模块、卷积神经网络和并串转换模块构成；频偏估计层、载波相位补偿层为单层神经网络。本发明将基于全神经网络的相干接收算法替代传统的相干接收机算法，在网络训练过程中自适应调节算法参数，提升算法补偿系统损伤的有效性。

关键词：神经网络并串转换模块串并转换模块单层卷积神经网络非线性补偿偏振解复用频偏估计色散补偿时钟恢复补偿层正交化算法神经网络结构网络训练过程相干接收系统载波相位恢复相干接收机自适应调节算法补偿算法参数相干接收载波相位传统的连接层全数字卷积损伤替代

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一种基于FPGA的Zstd数据压缩算法优化加速方法

一种基于FPGA的Zstd数据压缩算法优化加速方法

引用

作者：周旭阳程耀东李海波程垚松毕玉江高宇 100049 北京市石景山区玉泉路19号(乙)

本发明公开了一种基于FPGA的Zstd数据压缩算法优化加速方法，其步骤包括：1)在主机上将待压缩数据转换为数据帧的格式后发送给FPGA；2)FPGA将输入的串行数据转换为多路并行数据，并将每一路并行数据依次经一输入数据帧转换模块、算法核... 详细信息

标准号: CN116707536A

本发明公开了一种基于FPGA的Zstd数据压缩算法优化加速方法，其步骤包括：1)在主机上将待压缩数据转换为数据帧的格式后发送给FPGA；2)FPGA将输入的串行数据转换为多路并行数据，并将每一路并行数据依次经一输入数据帧转换模块、算法核、输出数据帧转换模块处理后输入一输出数据并串转换模块；其中，数据帧转换模块用于将输入的数据帧格式数据转换为axis格式数据后发送给算法核，算法核用于对输入数据进行压缩后发送给输出数据帧转换模块，输出数据帧转换模块用于将压缩数据转换为数据帧格式数据后发送给输出数据并串转换模块；3)输出数据并串转换模块将输入的多路并行数据数据转换为串行数据后发送给主机。

关键词：数据转换转换模块并串转换模块输出数据帧输出数据算法多路并行数据数据帧格式压缩主机串行数据转换数据压缩算法输入数据帧数据帧转换并行数据串行数据格式数据数据帧优化

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一种高速10：1并串转换电路

一种高速10：1并串转换电路

引用

作者：张黎王星方震程宇 214000 江苏省无锡市滨湖区惠河路5号

本发明公开一种高速10：1并串转换电路，属于并串转换领域，包括时钟分频模块、低速并串转换模块和4:1并串转换模块；时钟分频模块接初始四相时钟，通过不同分频比的分频器对初始时钟进行多次分频，得到不同频率的时钟和低速并串转换模... 详细信息

标准号: CN118316458A

本发明公开一种高速10：1并串转换电路，属于并串转换领域，包括时钟分频模块、低速并串转换模块和4:1并串转换模块；时钟分频模块接初始四相时钟，通过不同分频比的分频器对初始时钟进行多次分频，得到不同频率的时钟和低速并串转换模块路需要的20bit多相时钟；低速并串转换模块接10位并行0.1N Gbps数据、0.5N GHz四相单端时钟和0.05NGHz 20bit单端多相时钟，在时钟的控制下，实现对10位并行数据的并串转换，得到4位并行差分CMOS数据；4:1并串转换模块的数据位接上一级低速并串转换模块输出的4位并行差分数据，采样时钟为0.25N GHz的四相时钟和0.5N GHz的差分时钟；所述4:1并串转换模块在上述不同频率时钟的控制下，将4位并行差分数据最后转成1位并行的差分信号。

关键词：并串转换模块位并行时钟分频模块并串转换差分数据多相时钟四相时钟单端并串转换电路采样时钟差分时钟差分信号频率时钟分频比分频器分频输出

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一种用于FPGA在线升级的SPI接口逻辑IP

一种用于FPGA在线升级的SPI接口逻辑IP

引用

作者：李彦波周明杰 471099 河南省洛阳市凯旋西路25号

本发明公开了一种用于FPGA在线升级的SPI接口逻辑IP，包括局部并行总线管理模块、接收FIFO模块、发送FIFO模块、并串转换模块和SPI接口管理模块；局部并行总线管理模块负责局部并行总线的地址锁存、译码，状态寄存器设置功能；接收FIFO... 详细信息

标准号: CN115509569A

本发明公开了一种用于FPGA在线升级的SPI接口逻辑IP，包括局部并行总线管理模块、接收FIFO模块、发送FIFO模块、并串转换模块和SPI接口管理模块；局部并行总线管理模块负责局部并行总线的地址锁存、译码，状态寄存器设置功能；接收FIFO模块用于缓存接收数据，发送FIFO模块用于缓存发送数据；并串转换模块负责将并行输入数据转换为串行数据输出，SPI接口管理模块负责SPI接口模式控制、数据转换和SPI接口的对外交联。本发明具有较强的灵活度和扩展性，可实现不同产品间的快速移植，使用方法简单便捷，无需在FPGA中例化协处理器软核，节省逻辑资源，可实现不同产品间的快速移植，加速产品开发流程。

关键词：管理模块并行总线并串转换模块发送FIFO模块接收FIFO模块并行输入数据串行数据输出缓存移植状态寄存器地址锁存缓存发送加速产品接收数据逻辑资源模式控制数据转换协处理器在线升级扩展性灵活度例化软核译码转换开发

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星间激光超宽带解调模块

星间激光超宽带解调模块

引用

作者：张传胜符亚庆 410205 湖南省长沙市高新开发区麓天路12号408室

本发明公开了一种星间激光超宽带解调模块，包括GTX并串转换模块、积分/判决/同步模块、GTY并串转换模块、第一低通滤波模块、第二低通滤波模块、第一AD采样模块、第二AD采样模块、数字鉴相模块、积分处理模块、DA采样模块、第三低通滤... 详细信息

标准号: CN113364520A

本发明公开了一种星间激光超宽带解调模块，包括GTX并串转换模块、积分/判决/同步模块、GTY并串转换模块、第一低通滤波模块、第二低通滤波模块、第一AD采样模块、第二AD采样模块、数字鉴相模块、积分处理模块、DA采样模块、第三低通滤波处理模块。本发明可以有效减小现有星间超宽带通信电学部分板卡的尺寸和功耗，提高信号传输带宽和集成度。

关键词：并串转换模块低通滤波模块低通滤波处理信号传输带宽超宽带通信采样模块积分处理解调模块数字鉴相同步模块集成度电学超宽带板卡功耗减小激光判决

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一种简化查找表的分布式FIR滤波器

一种简化查找表的分布式FIR滤波器

引用

作者：丛文胜于沈课蔡卫卫 250100 山东省济南市高新区浪潮路1036号浪潮科技园S01号楼

本发明提供一种简化查找表的分布式FIR滤波器，属于滤波器领域，本发明包括输入延时模块，预相加模块，并串转换模块，查找表模块，移位累加输出模块，时钟控制模块。所述输入延时模块与预相加模块相连，预相加模块与并串转换模块相连... 详细信息

标准号: CN111628751A

本发明提供一种简化查找表的分布式FIR滤波器，属于滤波器领域，本发明包括输入延时模块，预相加模块，并串转换模块，查找表模块，移位累加输出模块，时钟控制模块。所述输入延时模块与预相加模块相连，预相加模块与并串转换模块相连，并串转换与查找表模块相连，并串转换模块与移位累加输出模块相连，时钟控制模块控制上述模块的时钟同步。该发明的简化查找表的分布式FIR滤波器设计方法，能够大大减小电路的涉及规模，减少大量FPGA器件的资源利用，从而较大程度的提高运算速度。

关键词：并串转换模块相加模块时钟控制模块查找表模块输出模块延时模块查找表累加移位滤波器并串转换时钟同步减小资源利用运算电路

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一种通用型异步串口的FPGA实现方法

一种通用型异步串口的FPGA实现方法

引用

作者：万军李儒周 201600 上海市松江区石湖荡镇唐明路600弄112幢26号-5

本发明提供了一种通用型异步串口的FPGA实现方法，至少包括以下步骤：构建FPGA中各处理模块的控制逻辑；载荷设备通过串口收发芯片向FPGA发送数据，串并转换模块在串口信号起始位的下降沿到来时跳转到数据接收状态；接收完第一帧数据的... 详细信息

标准号: CN116795759A

本发明提供了一种通用型异步串口的FPGA实现方法，至少包括以下步骤：构建FPGA中各处理模块的控制逻辑；载荷设备通过串口收发芯片向FPGA发送数据，串并转换模块在串口信号起始位的下降沿到来时跳转到数据接收状态；接收完第一帧数据的校验位后转换到校验状态，并开始接收终止位和数据校验；若第一帧串口信号数据校验结果合格则输出至接收数据缓存模块，否则丢弃；FPGA的并串转换模块在并行数据信号的上升沿到来时跳转到数据发送状态；首先发送起始位同时计算校验位，再从低位到高位依次发送并行数据信号后发送校验位，最后发送终止位；并串转换模块在第一帧并行数据信号发送给载荷设备后，返回等待状态准备第二帧并行数据的发送。

关键词：并行数据信号校验位并串转换模块串口信号载荷设备起始位发送跳转串并转换模块接收数据缓存数据发送状态数据接收状态数据校验结果并行数据处理模块串口收发等待状态发送终止控制逻辑数据校验依次发送异步串口上升沿通用型下降沿帧数据低位构建丢弃芯片输出返回转换

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一种高速串行数据传输自适应延迟调整系统

一种高速串行数据传输自适应延迟调整系统

引用

作者：欧阳超夏鸿宋玉龄 621000 四川省绵阳市科创园区九华路6号

本发明公开了一种高速串行数据传输自适应延迟调整系统，包括发射端和接收端，其中所述发射端包括：发射端训练控制模块、发射数据选择模块、并串转换模块、odelay模块、单端转差分模块；所述接收端包括：差分转单端模块、idelay模块、... 详细信息

标准号: CN117251395A

本发明公开了一种高速串行数据传输自适应延迟调整系统，包括发射端和接收端，其中所述发射端包括：发射端训练控制模块、发射数据选择模块、并串转换模块、odelay模块、单端转差分模块；所述接收端包括：差分转单端模块、idelay模块、串并转换模块、接收数据选择模块、训练数据接收模块、接收端训练控制模块。本发明利用FPGA自带的iodelay原语，结合发射端、接收端的训练控制，可动态调整接收端接收到的随路时钟和串行数据的相对延迟，并最终将串行数据的最佳采样区域调整至随路时钟的上升、下降沿，保证数据高速正确传输。且本发明高速串行数据传输自适应延迟调整系统具有自动适应调整、收发两端均可增加自动训练、调整精度高等优点。

关键词：发射端接收端高速串行数据传输串行数据控制模块随路时钟选择模块延迟调整自适应单端原语并串转换模块串并转换模块采样区域动态调整发射数据接收模块接收数据相对延迟训练数据正确传输自动训练分模块下降沿转差自带收发保证

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基于N选m组合选择器调制的多载波水声跳频通信系统

基于N选m组合选择器调制的多载波水声跳频通信系统

引用

作者：张小康许肖梅吴剑明黄身钦 361005 福建省厦门市思明南路422号

基于N选m组合选择器调制的多载波水声跳频通信系统，涉及水声通信。包括发射端与接收端，发射端包括编码单元、基于组合选择调制器的多载波调制单元、跳频调制单元和水声换能器发射单元；接收端包括水声换能器接收单元、跳频解调单元、... 详细信息

标准号: CN106998219A

基于N选m组合选择器调制的多载波水声跳频通信系统，涉及水声通信。包括发射端与接收端，发射端包括编码单元、基于组合选择调制器的多载波调制单元、跳频调制单元和水声换能器发射单元；接收端包括水声换能器接收单元、跳频解调单元、基于组合选择解调器的多载波解调单元和解码单元；编码单元输入端连接信源，编码单元输出端与多载波调制单元输入端相连，多载波调制单元输出端与跳频调制单元输入端相连，跳频调制单元输出端与水声换能器发射单元相连；水声换能器接收单元输出端与跳频解调单元输入端相连，跳频解调单元输出端与多载波解调单元输入端相连，多载波解调单元输出端与解码单元输入端相连，解码单元输出信宿。

关键词：输出端输入端水声换能器多载波调制多载波解调编码单元调制单元跳频解调组合选择跳频发射单元接收单元解码单元发射端接收端跳频通信系统输入端连接水声通信调制器多载波解调器水声信宿信源调制输出输出端组合选择输入端多载波调制多载波解调水声换能器调制器解调器串并转换模块编码单元调制单元跳频解调载波合成跳频输入端连接发射单元接收单元解码单元载波信号组合状态发射端接收端软判决输出并串转换模块跳频通信系统调制器输出非相干检测模块输入端输出端连接并串转换码元信号输出连接载波组合多载波正交的进制水声信宿信源调制并行鉴别转换

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一种可控码间串扰的双二进制数据传输装置

一种可控码间串扰的双二进制数据传输装置

引用

作者：胡小月吕方旭王强张庚赖明澈庞征斌罗章许超龙李萌齐星云徐佳庆 410073 湖南省长沙市开福区砚瓦池正街47号

本发明公开了一种可控码间串扰的双二进制数据传输装置，本发明包括发射机和接收机，其中发射机包括：预编码模块，用于通过预编码消除多路并行低速源信号前后符号间的相关性；前馈均衡器FFE，用于进行信道损耗补偿；并串转换模块，用... 详细信息

标准号: CN116346554A

本发明公开了一种可控码间串扰的双二进制数据传输装置，本发明包括发射机和接收机，其中发射机包括：预编码模块，用于通过预编码消除多路并行低速源信号前后符号间的相关性；前馈均衡器FFE，用于进行信道损耗补偿；并串转换模块，用于将多路并行低速源信号合成为数量更少的多路串行高速信号；高速合成器，用于将多路串行高速信号合成一路数据流；发射驱动电路，用于将数据流采用双二进制数据的形式输出；以及时钟单元，用于基于外部输入的时钟源提供时钟信号。本发明在传输过程中使用预编码的方式引入可控的码间干扰，对于对信号带宽以及后续均衡器性能的需求较低。

关键词：发射机数据流多路并行高速信号双二进制预编码多路并串转换模块发射驱动电路数据传输装置均衡器性能前馈均衡器预编码模块接收机传输过程码间串扰码间干扰时钟单元时钟信号信道损耗信号带宽信号合成形式输出合成器可控的时钟源可控合成引入外部

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