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文字说明：

T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

分类表

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限定检索结果

文献类型

71 篇 专利

馆藏范围

71 篇 电子文献
0 种 纸本馆藏

日期分布

机构

5 篇 三星电子株式会社
4 篇 阿尔特拉公司
4 篇 哉英电子股份有限...
3 篇 电子科技大学
2 篇 深圳市昊一源科技...
2 篇 广州众志诚信息科...
2 篇 深圳市紫光同创电...
2 篇 四川虹欧显示器件...
2 篇 国际商业机器公司
2 篇 安纳帕斯股份有限...
2 篇 广东高云半导体科...
2 篇 深圳平显科技有限...
2 篇 西安智多晶微电子...
2 篇 上海华为技术有限...
2 篇 上海先基半导体科...
2 篇 深圳市合信自动化...
2 篇 英特尔公司
2 篇 赛灵思公司
2 篇 上海微阱电子科技...
2 篇 日本电气株式会社

作者

4 篇 d·门德尔
4 篇 c·沃特曼
3 篇 王晓峰
2 篇 s·n·奥斯特
2 篇 曹炳驰
2 篇 梁远军
2 篇 程显志
2 篇 三浦贤
2 篇 g·c·多吉阿米斯
2 篇 罗仁胜
2 篇 易新平
2 篇 徐世文
2 篇 唐友喜
2 篇 张亭亭
2 篇 岩间大介
2 篇 王添平
2 篇 冯晓玲
2 篇 李龙宰
2 篇 韦嵚
2 篇 夏林峰

语言

71 篇 中文

检索条件"主题词=并行数据信号"

共 71 条记录，以下是1-10 订阅

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详细简洁

排序：

一种2路并行数据信号的对齐方法及系统

一种2路并行数据信号的对齐方法及系统

引用

作者：孟令恒曾韬李婕江风 430074 湖北省武汉市洪山区邮科院路88号

本发明公开了一种2路并行数据信号的对齐方法及系统，涉及多路并行信号的接收领域。该方法的步骤为：将2路测试模拟信号进行模数转换，得到2路测试数字信号，根据2路测试数字信号计算2路调整参数，按照调整参数对相应的并行数字信号进... 详细信息

标准号: CN106788953B

本发明公开了一种2路并行数据信号的对齐方法及系统，涉及多路并行信号的接收领域。该方法的步骤为：将2路测试模拟信号进行模数转换，得到2路测试数字信号，根据2路测试数字信号计算2路调整参数，按照调整参数对相应的并行数字信号进行调整，调整后的并行数字信号即为本发明自动对齐的并行数据。本发明能够简单而准确的对齐各路并行数据，避免接收端数据解调错误，非常便于人们使用，适于推广。

关键词：并行数字信号测试数字信号并行数据调整参数对齐并行数据信号测试模拟多路并行模数转换数据解调自动对齐接收端

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可去时钟线高速并行总线同步逻辑设计

可去时钟线高速并行总线同步逻辑设计

引用

作者：张浩腾 518000 广东省深圳市南山区西丽街道西丽社区打石一路深圳国际创新谷六栋A座901 902

本发明公开了PLC技术领域的可去时钟线高速并行总线同步逻辑设计，包括发送端和接收端；所述发送端包括各类协议、校验码的附加、多数据线嵌入时钟式编码部分和并行数据信号发送部分；所述接收端包括数据线边沿检测部分、或门开关产生... 详细信息

标准号: CN113342728B

本发明公开了PLC技术领域的可去时钟线高速并行总线同步逻辑设计，包括发送端和接收端；所述发送端包括各类协议、校验码的附加、多数据线嵌入时钟式编码部分和并行数据信号发送部分；所述接收端包括数据线边沿检测部分、或门开关产生锁存触发信号、锁存触发信号延时组产生与选择部分、总线数据并行同步锁存部分、去时钟解码部分和校验检错和控制锁存的触发信号延时切换，该可去时钟线高速并行总线同步逻辑设计，不需额外的时钟或选通信号连接，缩小了延时差异跳变窗口，进一步扩大了数据稳定采集锁存的有效窗口，多数据线嵌入时钟式编码使并行总线数据保持信号周期性跳变的存在，从而保证每个数据通信周期都能产生触发锁存信号。

关键词：触发信号数据线逻辑设计锁存高速并行总线发送端接收端时钟线跳变延时嵌入并行数据信号数据通信周期信号周期性边沿检测并行总线或门开关时钟解码数据保持数据稳定锁存信号同步锁存选通信号延时切换有效窗口总线数据校验控制锁校验码组产生触发检错并行采集发送保证

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用于FPGA芯片的高速串并转换接口字同步方法和电路

用于FPGA芯片的高速串并转换接口字同步方法和电路

引用

作者：王兴兴冯晓玲张亭亭贾红陈维新韦嶔程显志 710075 陕西省西安市高新区科技二路72号西岳阁102室

本发明公开了一种用于FPGA芯片的高速串并转换接口字同步方法和电路，所述方法包括：利用串并转换模块将接收的串行数据信号转换为并行数据信号；比较所述并行数据信号与预先设置的字同步字符，获得字同步控制信号；根据所述字同步控制... 详细信息

标准号: CN111130560A

本发明公开了一种用于FPGA芯片的高速串并转换接口字同步方法和电路，所述方法包括：利用串并转换模块将接收的串行数据信号转换为并行数据信号；比较所述并行数据信号与预先设置的字同步字符，获得字同步控制信号；根据所述字同步控制信号在串并转换过程中重复进行字同步操作，直到所述并行数据信号与预先设置的字同步字符一致；获得所述串行数据信号的正确边界，并将完成字同步的并行数据信号输出。本发明的方法和电路能够在串并转换过程中对输出的并行数据进行校验和调整，将完成字同步后的并行数据输出下一级电路，避免输出错误的数据。

关键词：并行数据信号输出串行数据信号同步控制信号并行数据串并转换同步字符预先设置电路串并转换模块高速串并转换同步操作一级电路同步的校验和重复转换

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半导体器件以及包括半导体器件的存储器系统

半导体器件以及包括半导体器件的存储器系统

引用

作者：曹永慜金东成尹治元郑秉勋韩国京畿道

一种存储器系统，包括：多个存储器件，均连接到分别包括内部数据通道和内部控制通道的内部通道，并且均被配置为基于第一接口协议执行通信；控制器，连接到包括外部数据通道和外部控制通道的外部通道，并且被配置为基于第二接口协议执... 详细信息

标准号: CN116166184A

一种存储器系统，包括：多个存储器件，均连接到分别包括内部数据通道和内部控制通道的内部通道，并且均被配置为基于第一接口协议执行通信；控制器，连接到包括外部数据通道和外部控制通道的外部通道，并且被配置为基于第二接口协议执行通信；以及接口电路，将外部通道连接到每个内部通道。接口电路被配置为通过以下操作来执行通道转换：将通过外部数据通道从控制器接收的并行数据信号串行化并将串行化的信号输出到内部通道中的第一内部通道中所包括的内部控制通道，或者将通过外部控制通道接收的信号并行化并将并行化的信号输出到内部通道中的第一内部通道中所包括的内部数据通道。

关键词：内部通道内部数据通道接口电路接口协议内部控制外部控制外部数据外部通道信号输出控制器并行化串行化配置并行数据信号存储器系统存储器件通道接收通道转换通信

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时钟控制电路以及发送机

时钟控制电路以及发送机

引用

作者：秋田浩伸日本东京都

发送机(1)具有时钟生成部(4)、FIFO部(6)以及串行信号生成部(7)。时钟生成部(4)通过扩频来调制基准时钟(CKref)，生成调制度大的第1时钟(CK1)、和调制度小的第2时钟(CK2)。FIFO部(6)输入从时钟生成部(4)输出到数据生成部(2)并从该数据... 详细信息

标准号: CN101868948A

发送机(1)具有时钟生成部(4)、FIFO部(6)以及串行信号生成部(7)。时钟生成部(4)通过扩频来调制基准时钟(CK_ref)，生成调制度大的第1时钟(CK₁)、和调制度小的第2时钟(CK₂)。FIFO部(6)输入从时钟生成部(4)输出到数据生成部(2)并从该数据生成部(2)输出的第1时钟(CK₁)、在数据生成部(2)中与第1时钟(CK₁)同步输出的并行数据信号、以及从时钟生成部(4)输出的第2时钟(CK₂)，使并行数据信号(P_data)与第2时钟(CK₂)同步进行输出。串行信号生成部(7)将并行数据信号(PR_data)转换为串行数据信号(S_data)后进行输出。

关键词：并行数据信号串行信号串行数据信号基准时钟同步输出发送机调制制度转换

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一种多通道光源控制电路

一种多通道光源控制电路

引用

作者：曹兴业王晓峰曹炳驰 518000 广东省深圳市龙华区观澜街道黎光社区黎光新工业区20号301

本发明涉及多通道控制的技术领域，公开了一种多通道光源控制电路，本发明通过第一转换电路对控制模块的控制信号进行转换，并由主控芯片接收转换后的信号，并根据信号生成并行数据信号，不同的控制信号生成的并行数据信号具有较小的差... 详细信息

标准号: CN117042246A

本发明涉及多通道控制的技术领域，公开了一种多通道光源控制电路，本发明通过第一转换电路对控制模块的控制信号进行转换，并由主控芯片接收转换后的信号，并根据信号生成并行数据信号，不同的控制信号生成的并行数据信号具有较小的差异，这些较小的差异在经过增益电路后会转变为较大的差异，具有较大差异的信号分属于不同的判定范围，通道切换电路用于根据信号所述的范围将信号通过模拟量输出接口传输至受控模块中不同的受控单元，从而实现了在不设置多通道控制器和控制电路的情况下实现多通道光源控制，解决了现有技术中每个通道需要搭配一个对应的控制电路，导致成本上升的问题。

关键词：多通道并行数据信号控制电路模拟量输出接口多通道控制器光源控制电路控制信号生成通道切换电路光源控制控制模块控制信号受控单元受控模块信号生成信号通过增益电路主控芯片转换电路转换搭配判定传输

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时钟控制电路以及发送机

时钟控制电路以及发送机

引用

作者：秋田浩伸日本东京都

标准号: CN101868948B

关键词：并行数据信号串行信号串行数据信号基准时钟同步输出发送机调制制度转换

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串并转换电路、芯片、电子设备及串并转换方法

串并转换电路、芯片、电子设备及串并转换方法

引用

作者：杨立新李德建谭浪牛彬刘胜邹华 100192 北京市海淀区西小口路66号中关村东升科技园A区3号楼

本发明涉及半导体领域，尤其涉及一种串并转换电路、芯片、电子设备及串并转换方法。该电路包括：时钟数据对齐电路、移位电路以及采样电路；其中，时钟数据对齐电路的补偿时钟输出端与移位电路连接，时钟数据对齐电路的数据输入端与移... 详细信息

标准号: CN117851319A

本发明涉及半导体领域，尤其涉及一种串并转换电路、芯片、电子设备及串并转换方法。该电路包括：时钟数据对齐电路、移位电路以及采样电路；其中，时钟数据对齐电路的补偿时钟输出端与移位电路连接，时钟数据对齐电路的数据输入端与移位电路的数据输入端连接，采样电路与移位电路的输出端连接；时钟数据对齐电路，用于对时钟进行补偿，以使补偿时钟输出端的补偿时钟与数据输入信号对齐；移位电路，用于在补偿时钟与数据输入信号对齐后，采用补偿时钟对数据输入信号进行串行移位处理，以在移位电路的输出端输出移位后的串行数据信号；采样电路，用于对移位后的串行数据信号进行并行采样，以得到并行数据信号。本发明能够节约电路成本。

关键词：移位电路对齐补偿时钟时钟数据电路数据输入信号采样电路串行数据信号数据输入端输出端并行数据信号串并转换电路半导体领域输出端连接并行采样串并转换串行移位电路成本电子设备输出移位移位芯片输出节约

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半导体装置、半导体系统和操作半导体装置的方法

半导体装置、半导体系统和操作半导体装置的方法

引用

作者：李秀旻成耆焕韩国京畿道水原市

提供一种半导体装置、半导体系统和操作半导体装置的方法。半导体装置包括：门信号生成器，用于接收第一时钟信号，并用于基于第一时钟信号生成第一门信号和第二门信号；门控时钟信号生成器，用于接收第二时钟信号，并用于基于第二时钟... 详细信息

标准号: CN112052203A

提供一种半导体装置、半导体系统和操作半导体装置的方法。半导体装置包括：门信号生成器，用于接收第一时钟信号，并用于基于第一时钟信号生成第一门信号和第二门信号；门控时钟信号生成器，用于接收第二时钟信号，并用于基于第二时钟信号以及来自门信号生成器的第一门信号和第二门信号来生成第一门控时钟信号、第二门控时钟信号和第三门控时钟信号；数据采样器，用于从门控时钟信号生成器接收第三时钟信号，并用于基于第三时钟信号对输入串行数据信号进行采样；以及解串器，用于通过基于来自门控时钟信号生成器的第一门控时钟信号、第二门控时钟信号和第三门控时钟信号中的至少一个对输入串行数据信号进行解串来生成并行数据信号。

关键词：门控时钟信号时钟信号半导体装置生成器输入串行数据信号生成器并行数据信号时钟信号生成半导体系统数据采样器解串器采样解串

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一种检测数据相关性的电路

一种检测数据相关性的电路

引用

作者：谭磊苏益 100089 北京市海淀区西三环北路87号13层3-1301

本申请公开了一种检测数据相关性的电路，包括：串并转换模块，接收串行数据信号和参考数据信号，并根据所述参考数据信号和采样时钟将所述串行数据信号转换成并行数据信号；电压检测模块，接收所述并行数据信号，并将所述并行数据信号... 详细信息

标准号: CN113810029A

本申请公开了一种检测数据相关性的电路，包括：串并转换模块，接收串行数据信号和参考数据信号，并根据所述参考数据信号和采样时钟将所述串行数据信号转换成并行数据信号；电压检测模块，接收所述并行数据信号，并将所述并行数据信号转换为模拟的电压检测信号；相关输出模块，适于将所述电压检测信号与第一阈值电压和第二阈值电压进行比较，以判断所述串行数据信号和所述参考数据信号之间的相关性。通过以模拟比较的方式判断数据的相关性，采用电阻和比较器替代了现有的数字相关器中的累加器和数值比较器，极大地简化了相关性检测的运算部分电路，有利于简化电路结构，降低电路的复杂性，同时降低了相关性检测的成本。

关键词：参考数据信号串行数据信号并行数据信号电压检测信号电路阈值电压转换成并行数据串并转换模块电压检测模块简化电路结构数据相关性数值比较器数字相关器采样时钟方式判断输出模块比较器累加器种检测检测电阻运算替代转换申请

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