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文字说明：

T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

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文献类型

36 篇 专利

馆藏范围

36 篇 电子文献
0 种 纸本馆藏

日期分布

机构

3 篇 中国电力科学研究...
2 篇 合芯科技有限公司
2 篇 微软技术许可有限...
2 篇 青岛艾诺智能仪器...
2 篇 触觉实验室股份有...
2 篇 福州大学
2 篇 深圳中微电科技有...
2 篇 西南电子技术研究...
2 篇 深圳大学
2 篇 广州广电运通金融...
2 篇 北京芯启科技有限...
1 篇 鹿客科技股份有限...
1 篇 上海联影医疗科技...
1 篇 云丁网络技术有限...
1 篇 唐智科技湖南发展...
1 篇 微软公司
1 篇 上海功存智能科技...
1 篇 芯视图微电子有限...
1 篇 哈尔滨工业大学
1 篇 上海联影医疗科技...

作者

3 篇 郑伟杰
2 篇 p·f·林塞斯
2 篇 鲍沛泽
2 篇 李高峰
2 篇 梁添才
2 篇 牛憨笨
2 篇 王晓洪
2 篇 张鹏
2 篇 程勇
2 篇 徐继辉
2 篇 杨秀芝
2 篇 丁永强
2 篇 辛遥
2 篇 彭翔
2 篇 安张钰
2 篇 林志坚
2 篇 y·莱瓦诺尼
2 篇 陈卫亮
2 篇 张涛
2 篇 梅思行

语言

36 篇 中文

检索条件"主题词=并行硬件"

共 36 条记录，以下是1-10 订阅

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详细简洁

排序：

基于全并行硬件逻辑的超高速流水线式五点中值滤波方法

基于全并行硬件逻辑的超高速流水线式五点中值滤波方法

引用

作者：黄继业谢辉董哲康何志伟杨宇翔 310018 浙江省杭州市钱塘新区白杨街道2号大街1158号

本发明公开了一种基于全并行硬件逻辑的超高速流水线式五点中值滤波方法，包括如下步骤：S1、对输入一维有符号数序列x(n)进行五点数据缓存，并将数据的补码形式以特定时序并行输出；S2、对S1中输出的并行数据进行预处理；S3、对S2中预... 详细信息

标准号: CN115079996A

本发明公开了一种基于全并行硬件逻辑的超高速流水线式五点中值滤波方法，包括如下步骤：S1、对输入一维有符号数序列x(n)进行五点数据缓存，并将数据的补码形式以特定时序并行输出；S2、对S1中输出的并行数据进行预处理；S3、对S2中预处理后的数据进行并行化两两比较，获取数据之间的大小关系，并将比较结果寄存至对应的大小关系寄存器中；S4、根据S2中预处理后的并行数据和S3中大小关系寄存器的值，计算冗余度输出中值索引号；S5、根据S4中计算所得中值索引号，利用MUX选择原始并行数据中相应索引号的索引值进行输出。该方法通过更少的比较次数、更少的时钟延迟输出中值滤波结果，消耗的硬件逻辑资源更少，计算延迟更低。

关键词：索引预处理并行数据大小关系输出中值滤波寄存器缓存硬件逻辑资源时序并行硬件补码形式获取数据流水线式时钟延迟并行化超高速点数据符号数冗余度寄存延迟并行消耗

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一种通用图形处理器中三维裁剪的并行硬件加速电路

一种通用图形处理器中三维裁剪的并行硬件加速电路

引用

作者：黄光新杨婷 213000 江苏省常州市钟楼区玉龙南路181号文科融合发展有限公司9391号

本发明公开了一种通用图形处理器中三维裁剪的并行硬件加速电路。包括GL命令解析模块负责接收流水线上一级发送的配置信息、基本图元线以及三角形的原始数据。插值系数计算模块计算12组插值系数。插值计算模块依据插值系数计算裁剪后所... 详细信息

标准号: CN109064383A

本发明公开了一种通用图形处理器中三维裁剪的并行硬件加速电路。包括GL命令解析模块负责接收流水线上一级发送的配置信息、基本图元线以及三角形的原始数据。插值系数计算模块计算12组插值系数。插值计算模块依据插值系数计算裁剪后所产生的新点；插值后处理模块主要完成新点的存储、标识和重复点的去除；装配输出模块将裁剪产生的新点按照图元类型装配成新的基本图元线或者三角形，最后按照流水线下级的时序发送输出。本发明可高效的完成3D图形处理中的线和三角形的三维裁剪操作，三角形和线共用一套电路、三角形三条边并行计算、只裁剪Z轴方向两个面的裁剪方案，降低了复杂度、加快了三角形的裁剪以及将三角形和线裁剪电路的进行了统一。

关键词：裁剪插值系数基本图元流水线装配电路三维通用图形处理器插值计算模块命令解析模块后处理模块并行计算并行硬件计算模块加速电路配置信息时序发送输出模块图元类型原始数据复杂度条边组插去除存储发送下级输出重复统一

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一种基于HEVC标准的帧内预测模式并行硬件方法

一种基于HEVC标准的帧内预测模式并行硬件方法

引用

作者：林志坚丁永强杨秀芝程勇 350108 福建省福州市闽侯县福州大学城乌龙江北大道2号福州大学

本发明涉及一种基于HEVC标准的帧内预测模式并行硬件方法。该方法通过合理分配模式并行的方案，在硬件实现的过程中可以降低硬件复杂度，节省硬件资源，在流水线设计下，在5500个时钟周期内就能完成一个CTU的帧内预测。

标准号: CN114205614B

关键词：帧内预测模式流水线设计硬件复杂度并行硬件分配模式时钟周期硬件实现硬件资源帧内预测并行

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浮点矩阵求逆的并行硬件架构和并行计算方法

浮点矩阵求逆的并行硬件架构和并行计算方法

引用

作者：辛遥梁添才龚文川刘道余 510663 广东省广州市开发区科学城科林路9号

本发明实施例公开了浮点矩阵求逆的并行硬件架构，用于解决现有矩阵运算通过硬件实现时矩阵维数固定的问题。本发明实施例中一种浮点矩阵求逆的并行硬件架构包括：矩阵写入模块，用于将增广矩阵的矩阵数据写入第一存储器和第二存储器中... 详细信息

标准号: CN106021188A

本发明实施例公开了浮点矩阵求逆的并行硬件架构，用于解决现有矩阵运算通过硬件实现时矩阵维数固定的问题。本发明实施例中一种浮点矩阵求逆的并行硬件架构包括：矩阵写入模块，用于将增广矩阵的矩阵数据写入第一存储器和第二存储器中，第一存储器和第二存储器为矩阵数据动态分配存储空间；初始主元定位模块，用于定位增广矩阵的初始主元行；行交换模块，用于将增广矩阵的首行与主元行进行交换；行消除模块，用于进行归一化和行消除计算，并定位下一主元行；触发模块，用于反复交替触发行交换模块和行消除模块，直到第一存储器中存储的待求逆矩阵成为单位矩阵时，输出第二存储器中的矩阵数据。本发明实施例还提供浮点矩阵求逆的并行计算方法。

关键词：主元第二存储器存储器矩阵求逆矩阵数据增广矩阵行消除浮点并行硬件架构矩阵并行计算触发模块存储空间单位矩阵定位模块动态分配交换模块矩阵维数矩阵运算求逆矩阵写入模块硬件实现固定的归一化行交换写入存储输出发行交换

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一种基于HEVC标准的帧内预测模式并行硬件方法

一种基于HEVC标准的帧内预测模式并行硬件方法

引用

作者：林志坚丁永强杨秀芝程勇 350108 福建省福州市闽侯县福州大学城乌龙江北大道2号福州大学

标准号: CN114205614A

关键词：帧内预测模式流水线设计硬件复杂度并行硬件分配模式时钟周期硬件实现硬件资源帧内预测并行

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浮点矩阵求逆的并行硬件架构和并行计算方法

浮点矩阵求逆的并行硬件架构和并行计算方法

引用

作者：辛遥梁添才龚文川刘道余 510663 广东省广州市开发区科学城科林路9号

标准号: CN106021188B

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一种深度卷积神经网络硬件加速器中的可伸缩的并行数据载入装置及其设计方法

一种深度卷积神经网络硬件加速器中的可伸缩的并行数据载入装置及...

引用

作者：林森何一波李珏 100091 北京市海淀区上地信息路11号彩虹大厦南楼322

本发明提供一种用于卷积加速的可伸缩的并行数据载入装置及其设计方法，此设计可方便的伸缩扩展，为任意并行硬件加速器提供高带宽数据输入，为输入特征图提供数据变换的快速寄存机制。设计包括：并行输入寄存阵列，其尺寸设计与计算单... 详细信息

标准号: CN111797585A

本发明提供一种用于卷积加速的可伸缩的并行数据载入装置及其设计方法，此设计可方便的伸缩扩展，为任意并行硬件加速器提供高带宽数据输入，为输入特征图提供数据变换的快速寄存机制。设计包括：并行输入寄存阵列，其尺寸设计与计算单元阵列尺寸满足特定的设计原理，令设计可定制性大大提升，并化简了输入数据变换方法；并行输入数据访问引擎，对上述并行输入寄存阵列中的数据进行并行访问，又化简了控制算法和电路结构，所以能够提升硬件实现的主频还节省芯片面积与功耗。设计形成一套硬件数据处理方法，包括变换算法和编址法则，提升了输入数据的局域空间信息利用率，为并行加速计算单元提供高带宽数据输入，并减少了对主存储器的访问次数。

关键词：并行输入寄存高带宽并行输入数据计算单元阵列输入数据变换信息利用率变换算法并行访问并行数据并行硬件尺寸设计电路结构计算单元局域空间可定制性可伸缩的控制算法输入特征数据变换一套硬件硬件实现载入装置主存储器数据处理伸缩加速器寄存编址功耗卷积主频引擎访问芯片

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一种深度卷积神经网络硬件加速器中的区域并行数据载入装置及方法

一种深度卷积神经网络硬件加速器中的区域并行数据载入装置及方法

引用

作者：杨旭光林森伍世聪 100091 北京市海淀区上地信息路11号1至4层整栋1幢三层西302室

本发明提供一种用于深度卷积的区域化并行数据载入装置及方法，此设计可满足为并行硬件加速计算执行单元阵列提供高带宽的数据输入，还因将输入数据区域化而大大化简了电路设计。此装置设计包括：并行输入寄存阵列，为输入缓存中的输入... 详细信息

标准号: CN110766150A

本发明提供一种用于深度卷积的区域化并行数据载入装置及方法，此设计可满足为并行硬件加速计算执行单元阵列提供高带宽的数据输入，还因将输入数据区域化而大大化简了电路设计。此装置设计包括：并行输入寄存阵列，为输入缓存中的输入特征图提供数据重排布的快速寄存区域；并行输入数据访问引擎，对并行输入寄存阵列中的数据进行区域化的并行访问，简化了连接电路的结构，节省了面积与功耗。

关键词：区域化输入寄存并行并行输入数据并行访问并行数据并行硬件单元阵列电路设计连接电路输入缓存输入特征数据重排载入装置装置设计高带宽寄存功耗卷积引擎访问

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硬件求解器架构

硬件求解器架构

引用

作者： F·帕米加尼 C·格坎特西迪斯 I·哈勒 H·巴拉尼 A·I·T·罗斯特伦 A·赖巴尔晨科美国华盛顿州

一种用于估计优化函数的变量的向量值的系统，该函数包括变量之间的相互作用的加权和；该系统包括多个并行硬件通道，每个并行硬件通道被布置为对相应变量对函数的贡献建模，每个通道包括：信号生成器，被配置为生成对相应变量的值建模... 详细信息

标准号: CN116982052A

一种用于估计优化函数的变量的向量值的系统，该函数包括变量之间的相互作用的加权和；该系统包括多个并行硬件通道，每个并行硬件通道被布置为对相应变量对函数的贡献建模，每个通道包括：信号生成器，被配置为生成对相应变量的值建模的信号；分路器，被布置为向每个通道提供信号；相互作用逻辑，被配置为将信号向量乘以对相应变量和变量的向量之间的相互作用建模的权重向量，从而生成表示相应变量的贡献的反馈信号；以及反馈路径，用于将反馈信号返回到信号生成器，该信号生成器被配置为取决于反馈信号来调整信号，其中每个通道仅使用光学部件和/或模拟电子部件来实现。

关键词：信号生成器反馈信号建模并行硬件配置调整信号反馈路径光学部件模拟电子权重向量通道提供信号向量优化函数分路器加权和成对向量返回

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视频压缩整数变换硬件实现方法

视频压缩整数变换硬件实现方法

引用

作者：王明江张爱平颜琥刘辉 518055 广东省深圳市西丽大学城哈工大校区

在H.264、AVS视频编码系统中，整数变换所有的运算都是采用整数算法，没有精度的损失且变换的核心部分不需要乘法运算，只需要采用加法和移位，易于应用硬件构架实现。整数变换计算是H.264、AVS等视频编码技术中的关键部分。而Hadamard... 详细信息

标准号: CN101945267A

在H.264、AVS视频编码系统中，整数变换所有的运算都是采用整数算法，没有精度的损失且变换的核心部分不需要乘法运算，只需要采用加法和移位，易于应用硬件构架实现。整数变换计算是H.264、AVS等视频编码技术中的关键部分。而Hadamard变换是实现整数变换计算的核心。目前Hadamard变换通用做法是通过两个一维变换完成。本发明设计了一个并行硬件架构，直接实现Hadamard二维变换，在并行结构中充分利用Hadamard两维变换过程的各类规律，实现了中间结果、电路资源等共享。

关键词：整数变换变换视频编码技术视频编码系统变换过程并行结构并行硬件乘法运算电路资源二维变换应用硬件整数算法中间结果移位加法两维运算构架架构共享

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