检索结果-内蒙古大学图书馆

仪表技术与传感器 2020年第9期 46-50页

作者：张为赵创苗林天津大学微电子学院天津300072 长江存储科技有限公司设计部门湖北武汉430223

针对高速电路中的高工作频率,低功耗且避免产生毛刺的需求,设计了的具有SLA结构的12位高速并行计数器。SLA结构使得工作频率相比于传统计数器更高,且避免产生毛刺。触发器是使用13个晶体管来实现的TSPC型D触发器,它所含晶体管数目少且... 详细信息

针对高速电路中的高工作频率,低功耗且避免产生毛刺的需求,设计了的具有SLA结构的12位高速并行计数器。SLA结构使得工作频率相比于传统计数器更高,且避免产生毛刺。触发器是使用13个晶体管来实现的TSPC型D触发器,它所含晶体管数目少且速度快。该设计使用80 nm CMOS工艺,Cadence Virtuoso和HSPICE实现。结果表明:设计的计数器最差情况下工作频率为1.03 GHz,平均功耗为169.13μW。

关键词：真单向时钟触发器状态预估低功耗高速并行计数器

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并行计数器ROM及其在多输入并行加法网络中的应用

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计算机学报 1987年第1期 1-9页

作者：洪炳镕王亚夫哈尔滨工业大学

随着集成电路的飞跃发展,有可能用记忆元件来实现运算电路,本文提出利用ROM(Read only Memory)实现运算电路的一种方法。首先,提出各种并行计数器ROM的数学模型,其次,提出利用这种并行计数器ROM作为基本单元的多输入并行加法网络的构成... 详细信息

随着集成电路的飞跃发展,有可能用记忆元件来实现运算电路,本文提出利用ROM(Read only Memory)实现运算电路的一种方法。首先,提出各种并行计数器ROM的数学模型,其次,提出利用这种并行计数器ROM作为基本单元的多输入并行加法网络的构成算法,最后,对影响速度的因素进行讨论。本文提出的多输入并行加法网络不但具有对于任何权(Weight)的输入信号直接进行高速处理的特点,而且,还具有结构非常简单、容易实现计算机辅助设计(CAD)的优点。因此,这种电路非常适合于高速乘法器、高速乘加器、高速卷积处理器,以及高速数字滤波器等信息处理用运算电路。

关键词：并行计数器数学模型输人多输入概念图试验模型 ROM 加法网络

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并行计数器ROM的数学模型

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哈尔滨工业大学学报 1985年第3期 31-35页

作者：洪炳镕玉继德王亚夫哈尔滨工业大学计算机教研室

过去在计算机系统中,对同一权或不同权的加法运算都是采用计数器或全加器电路来实现的。这些电路对负权不能直接处理。本文则提出了不采用传统的计数器或全加器,而采用ROM(Read Only Memory)来实现各种加法运算的一种新方案。在本文中... 详细信息

过去在计算机系统中,对同一权或不同权的加法运算都是采用计数器或全加器电路来实现的。这些电路对负权不能直接处理。本文则提出了不采用传统的计数器或全加器,而采用ROM(Read Only Memory)来实现各种加法运算的一种新方案。在本文中提出的三种计数器ROM的数学模型对今后全ROM化运算电路的开发具有重大意义。

关键词： ROM 输出端数学模型试验模型并行计数器个数

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累加并行计数器以及集成电路装置

累加并行计数器以及集成电路装置

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作者：李晟黄俊英 200120 上海市浦东新区张江环科路555弄3号楼

本披露公开了一种累加并行计数器以及集成电路装置。该累加并行计数器包括：一级全加器；二级全加器，其包括进位二级全加器及和数二级全加器，其中，进位二级全加器的输入端分别连接不同的一级全加器的输出进位端，和数二级全加器的输... 详细信息

标准号: CN117331532A

本披露公开了一种累加并行计数器以及集成电路装置。该累加并行计数器包括：一级全加器；二级全加器，其包括进位二级全加器及和数二级全加器，其中，进位二级全加器的输入端分别连接不同的一级全加器的输出进位端，和数二级全加器的输入端分别连接不同的一级全加器的和数端；以及行波进位加法器，其输出结果为累加并行计数器的计数结果且行波进位加法器包括三号全加器、二号全加器和一号全加器，其中，三号全加器的输入进位端连接二号全加器的输出进位端，二号全加器的输入进位端连接一号全加器的输出进位端。本披露实施例通过使用类似于进位保留加法器树的构建方式，减少累加并行计数器中行波进位加法器的使用，降低了流水线级数和硬件开销。

关键词：全加器并行计数器累加进位输出进位行波进位加法器输入端进位保留加法器集成电路装置进位加法器流水线级数计数结果输出结果硬件开销构建

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一种并行计数器、服务器和一种计数方法

一种并行计数器、服务器和一种计数方法

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作者：程正君高超丁宇英属开曼群岛大开曼资本大厦一座四层847号邮箱

本发明实施例公开了一种并行计数器、服务器和一种计数方法，用于业务服务进行计数的并行计数器设置于服务器中，并行计数器的每一个计数模块都有一个对应的存储位置，用于存储该计数模块的原计数值，若第一计数模块接收到第一线程，第... 详细信息

标准号: CN108021597B

本发明实施例公开了一种并行计数器、服务器和一种计数方法，用于业务服务进行计数的并行计数器设置于服务器中，并行计数器的每一个计数模块都有一个对应的存储位置，用于存储该计数模块的原计数值，若第一计数模块接收到第一线程，第一计数模块可以从对应存储位置中获取第一计数模块的原计数值，并根据第一线程携带的计数需求更改原计数值。该并行计数器只需通过求和模块对各个计数模块的原计数值进行求和统计便可以得到针对业务服务的计数值。可见，该并行计数器中各个计数模块均可以独立完成针对接收到线程中计数需求的计数值更改，使得该并行计数器可以通过至少两个计数模块实现对多个线程的并行计数，提高了计数效率。

关键词：计数模块并行计数器存储位置业务服务线程服务器第一线计数效率求和模块求和并行存储携带统计

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一种并行计数器、服务器和一种计数方法

一种并行计数器、服务器和一种计数方法

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作者：程正君高超丁宇英属开曼群岛大开曼资本大厦一座四层847号邮箱

标准号: CN108021597A

关键词：计数模块并行计数器存储位置业务服务线程服务器第一线计数效率求和模块求和并行存储携带统计

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作为D/A的电压型阶梯波发生器的设计原则和误差分析

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电测与仪表 1985年第2期23卷 42-44页

作者：赵哲身

阶梯波发生器广泛地应用于各种控制仪器之中。电压输出型的阶梯波发生器本质上是一种数模转换器(D/A)。和作为D/A的电流输出型阶梯波发生器相比,它的主要优点是结构简单、成本低、转换速度高。本文主要讨论它的设计原则,提高它的D/A转... 详细信息

阶梯波发生器广泛地应用于各种控制仪器之中。电压输出型的阶梯波发生器本质上是一种数模转换器(D/A)。和作为D/A的电流输出型阶梯波发生器相比,它的主要优点是结构简单、成本低、转换速度高。本文主要讨论它的设计原则,提高它的D/A转换精度和速度的方法。并借助于电子计算机,对这一转换精度作了误差分析。

关键词：阶梯波发生器输出型电压型 D/A 权电阻网络并行计数器误差分析数值分析

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一种实用的全ROM化并行乘法器方案

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计算机学报 1988年第5期 300-303页

作者：洪炳镕周春波哈尔滨工业大学

目前,为了提高运算速度,大规模集成电路(LSI)乘法器主要采用并行运算方式,作为并行乘法器主要有将基本单元排列成规则的阵列式结构和为了追求高速度牺牲规则性的Booth算法、Wallace方法及Dadda方法等。另外,不采用阵列结构,而利用ROM来... 详细信息

目前,为了提高运算速度,大规模集成电路(LSI)乘法器主要采用并行运算方式,作为并行乘法器主要有将基本单元排列成规则的阵列式结构和为了追求高速度牺牲规则性的Booth算法、Wallace方法及Dadda方法等。另外,不采用阵列结构,而利用ROM来减少部分积加法网络级数的有Illinois大学研制的乘法器,但这种方案

关键词：部分积加法网络并行计数器 ROM 乘法器

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高层次综合的快速线性规划方法

高层次综合的快速线性规划方法

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作者：王自鑫张仕杰陈弟虎杨杭胡胜发汤锦基袁悦来 510275 广东省广州市海珠区新港西路135号

本发明提供的高层次综合的快速线性规划方法，方法包括以下步骤：构建压缩树库，所述压缩树库包括若干个压缩树，所述压缩树用于描述硬件电路的输入输出以及面积成本；基于所述压缩树库，生成整数线性规划约束，并根据所述整数线性规划... 详细信息

标准号: CN115438614A

本发明提供的高层次综合的快速线性规划方法，方法包括以下步骤：构建压缩树库，所述压缩树库包括若干个压缩树，所述压缩树用于描述硬件电路的输入输出以及面积成本；基于所述压缩树库，生成整数线性规划约束，并根据所述整数线性规划约束，构建整数线性规划模型；对所述整数线性规划模型求解，根据求解结果生成压缩树网络描述；根据所述压缩树网络描述，整合得到目标硬件电路描述；法通过通用并行计数器的级联和绑定，从而在不牺牲面积的前提下提高综合后电路的速度，提高时钟频率，能够实现快速线性规划；可广泛应用于电路仿真技术领域。

关键词：压缩整数线性规划网络描述线性规划构建电路仿真技术并行计数器电路描述结果生成面积成本模型求解目标硬件时钟频率硬件电路求解绑定级联整合电路输出通用应用

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一种自助餐饮自动寻位装置

一种自助餐饮自动寻位装置

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作者：徐慧芳王恩亮于玉亭 230088 安徽省合肥市高新区望江西路539号

本实用新型公开了一种自助餐饮自动寻位装置，包括传感器、并行计数器、FPGA、分组模块、显示屏、clk输入端口、en输入端口、rst输入端口、计时器、按键和重力传感器，传感器、并行计数器、FPGA、分组模块、显示屏依次相连，并行计数器... 详细信息

标准号: CN206584411U

本实用新型公开了一种自助餐饮自动寻位装置，包括传感器、并行计数器、FPGA、分组模块、显示屏、clk输入端口、en输入端口、rst输入端口、计时器、按键和重力传感器，传感器、并行计数器、FPGA、分组模块、显示屏依次相连，并行计数器上有clk输入端口、en输入端口、rst输入端口，FPGA与计时器、按键、重力传感器相连通。该种自助餐饮自动寻位装置硬件配置合理，数据传输可靠，功耗较低，智能化程度高，易于操作，通用性强，功能拓展易实现，维护成本较低，有效降低了人工成本。

关键词：输入端口并行计数器计时器重力传感器分组模块自动寻位自助餐按键传感器显示屏本实用新型功能拓展人工成本数据传输通用性强依次相连装置硬件智能化功耗配置维护

来源：评论

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