检索结果-内蒙古大学图书馆

现代电子技术 2011年第17期34卷 63-66,70页

作者：赵玉瑶胡莉丽薛光达清华大学无线与移动通信技术研究中心北京100084

TFU-OFDM技术为时频域联合的OFDM技术,通过采用PN序列和导频联合进行信道估计可以取得更好的抗干扰能力和误码率性能。LDPC码是最接近shannon极限的信道编码,针对准循环的LDPC码,分析了不同的译码方式,并对归一化最小和译码算法下系统... 详细信息

TFU-OFDM技术为时频域联合的OFDM技术,通过采用PN序列和导频联合进行信道估计可以取得更好的抗干扰能力和误码率性能。LDPC码是最接近shannon极限的信道编码,针对准循环的LDPC码,分析了不同的译码方式,并对归一化最小和译码算法下系统误码率性能进行了研究,得到了校正因子和迭代次数的最佳值;另对联合LDPC码的TFU-OFDM系统进行不同码率和星座映射方式下的系统性能评估。

关键词： TFU—OFDM LDPC BP译码算法归一化最小和算法校正因子迭代方法

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准循环LDPC码低存储量译码器设计与实现

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重庆邮电大学学报（自然科学版） 2010年第6期22卷 771-774页

作者：徐欢雷菁文磊国防科技大学电子科学与工程学院

研究了准循环低密度奇偶校验(quasi-cyclic low density parity check,QC-LDPC)码及最小和译码算法,设计了合理的非均匀量化译码方案。充分利用准循环LDPC码校验矩阵的准循环结构特点,设计了一种低存储量准循环LDPC码的译码结构,详细描... 详细信息

研究了准循环低密度奇偶校验(quasi-cyclic low density parity check,QC-LDPC)码及最小和译码算法,设计了合理的非均匀量化译码方案。充分利用准循环LDPC码校验矩阵的准循环结构特点,设计了一种低存储量准循环LDPC码的译码结构,详细描述各部分组成及功能。基于最小和译码算法及非均匀量化方案,给出了纠错性能的模拟测试结果。按照该译码结构在Xilinx公司的XC3S2000器件上实现了码长为9216、码率为1/2的准循环LDPC码译码器。FPGA(field programmable gate array)实现结果表明,与传统译码结构相比,该译码结构可节省约30%的存储空间,在性能与实现复杂度间取得了较好的平衡。

关键词：准循环LDPC码归一化最小和算法现场可编程门阵列(FPGA)实现

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QC-LDPC码的研究与FPGA实现

QC-LDPC码的研究与FPGA实现

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作者：梁晓东西安电子科技大学

学位级别：硕士

低密度校验码(Low-Density Parity-Check Codes,LDPC)已经被证明是一类纠错性能逼近香农限的渐近好码。由于低密度校验码具有译码复杂度低、错误平层低等诸多优点,它的良好应用前景已经引起学术界和IT业界的高度重视,也使其成为当今信... 详细信息

低密度校验码(Low-Density Parity-Check Codes,LDPC)已经被证明是一类纠错性能逼近香农限的渐近好码。由于低密度校验码具有译码复杂度低、错误平层低等诸多优点,它的良好应用前景已经引起学术界和IT业界的高度重视,也使其成为当今信道编码领域最受瞩目的研究热点之一。QC-LDPC(Quasi-Cyclic LDPC)码是LDPC码的一个子类,它在构造、编码和译码等方面,具备了其它类型的LDPC码不具有的很多优点。本文就QC-LDPC码的一些关键问题进行了研究。主要完成的工作有以下几方面: 系统介绍了LDPC码构造的基本方法,重点以一种基于有限域的代数方法对QC-LDPC码的构造进行了研究。系统地介绍了LDPC码的编码方法和译码方法,重点研究了针对QC-LDPC码的编码实现方法和LDPC码的最小和译码算法。最后,在前面理论分析的基础上,结合硬件平台仿真,给出了准循环LDPC码的编码器和译码器的FPGA实现方法,主要包括了编译码器的总体结构设计,各子模块设计、门级仿真结果等。其中编码是通过准循环结构的生成矩阵进行的,译码则采用归一化最小和算法。

关键词：准循环LDPC码有限域归一化最小和算法 FPGA 编译码器

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基于IEEE802.16e的LDPC码编解码技术研究与实现

基于IEEE802.16e的LDPC码编解码技术研究与实现

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作者：范琨西安电子科技大学

学位级别：硕士

信道编码技术是未来宽带无线通信系统中关键技术之一,而低密度奇偶校验码(LDPC)由于具有逼近香农限的性能,成为信道编码研究领域的一个热点。在简单回顾了信道编码的发展背景及LDPC码的理论基础后,本文主要对LDPC码的编译码技术进行了... 详细信息

信道编码技术是未来宽带无线通信系统中关键技术之一,而低密度奇偶校验码(LDPC)由于具有逼近香农限的性能,成为信道编码研究领域的一个热点。在简单回顾了信道编码的发展背景及LDPC码的理论基础后,本文主要对LDPC码的编译码技术进行了深入研究。根据IEEE802.16e标准中LDPC码的设计方案,本文深入研究了两种快速编码算法,并在QuartusⅡ平台下采用基于分块矩阵的R-U编码算法设计和实现了标准中规定的一种码长为2304,码率为1/2的LDPC码编码器模块。通过理论分析和FPGA验证结果,用事实证明了在IEEE802.16e标准中的LDPC码,通过合理的构造H矩阵,降低了编码的复杂度,真正的实现了线性编码。针对归一化最小和译码算法在输入的最小值与其它值相差非常大的情况下,归一化后的校验节点更新值反而远离置信传播译码算法的实际更新值,从而导致译码性能下降的问题。本文提出一种通过判断最小值与次小值的关系来修正归一化因子的改进算法,并和原来的归一化最小和(NMS)算法进行了比较。仿真结果表明:本文提出的改进算法在继承归一化最小和算法易于硬件实现优点的基础上,仅用较小的算法复杂度增加,可使算法性能得到进一步提高,更加逼近置信传播(BP)算法的性能。最后,根据改进算法提出了支持IEEE802.16e标准的LDPC码译码器结构,并对译码器的关键参数和主要模块进行了设计。

关键词：低密度奇偶校验码 R-U编码算法置信传播算法归一化最小和算法

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基于DMB-TH的LDPC码编译码器的研究与设计

基于DMB-TH的LDPC码编译码器的研究与设计

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作者：张虎星电子科技大学

学位级别：硕士

自从1948年香农开创了“信息论与编码理论”以来,信道编码技术已经成为通信领域中一个重要的部分。香农理论指出了可靠通信的一个理论上限,几十年来业界的大部分努力都是在寻找复杂度上适合硬件实现,性能上逼近理论极限的信道编解码技... 详细信息

自从1948年香农开创了“信息论与编码理论”以来,信道编码技术已经成为通信领域中一个重要的部分。香农理论指出了可靠通信的一个理论上限,几十年来业界的大部分努力都是在寻找复杂度上适合硬件实现,性能上逼近理论极限的信道编解码技术。低密度奇偶校验码（Low-Density Parity-Check Codes）以其优异的性能和广阔的应用前景,成为信道编码技术研究的热点。中国的数字电视地面广播标准（DMB-TH）和移动多媒体系统（CMMB）以及新一代数字卫星广播标准（DVB-S2）都采用LDPC码作为纠错码。中国数字电视地面传输标准中采用BCH和LDPC码作为前向纠错码,其中LDPC码为内码,BCH码为外码。本文在研究国标中的纠错码基础上,主要针对LDPC码的编译码器设计和硬件实现进行了较深入的研究,具体包含下面几个方面的工作。首先简单阐述了差错控制技术和数字电视技术的相关概念,以及LDPC码的基本原理和常用的译码算法。在研究国标中LDPC码性质的基础上,设计实现了支持国标中三种码率的基于移位寄存器累加和算法的LDPC编码器。本文设计的多码率编码器采用编码电路复用技术,减少了编码器消耗的资源,与传统的编码器相比,耗费资源较少,并且支持三种码率,有较好的性价比。通过仿真验证,本文设计的编码器满足国标的要求。接着仿真了国标中LDPC码基于各种译码算法的译码性能,结果表明,BP算法性能最好,最小和算法性能比BP算法低0.7～1.1dB左右,本文采用归一化最小和算法作为译码算法,在归一化系数为0.625,迭代20次时,性能距BP算法仅0.05dB0.1dB左右。根据校验矩阵的准循环特性,本文设计的译码器采用部分并行的译码结构,在资源和速度方面有较好的折中。在设计了译码器的整体结构的基础上,重点设计实现了译码器的关键模块,包括变量节点处理单元、校验节点处理单元和存储器设计,并对校验节点处理单元做一定的优化,相比优化前节约了一半以上的资源。

关键词：低密度奇偶校验码编码器译码器归一化最小和算法

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基于可配置DSP的LDPC码译码研究与硬件实现

基于可配置DSP的LDPC码译码研究与硬件实现

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作者：亓洪亮北京大学

学位级别：硕士

低密度奇偶校验码(Low-Density Parity-Check code，简称LDPC码)是一种线性分组码。LDPC码作为一种可逼近香农极限的信道编码技术，被广泛应用于通信领域。而将通信领域中广泛使用的数字信号处理器用于LDPC码的译码实现是很好的选择。\n... 详细信息

低密度奇偶校验码(Low-Density Parity-Check code，简称LDPC码)是一种线性分组码。LDPC码作为一种可逼近香农极限的信道编码技术，被广泛应用于通信领域。而将通信领域中广泛使用的数字信号处理器用于LDPC码的译码实现是很好的选择。\n 目前基于DSP实现的LDPC码译码算法方案，绝大多数是基于通用DSP平台，而基于可配置DSP的软硬件协同设计和通用DSP设计相比具有面向应用的软硬件双向优化、运算性能突出等优点。\n 本文以LDPC码的译码实现为例，提出基于可配置DSP的LDPC码译码算法的设计和实现方法。首先，通过对译码算法的分析，选择了适合VLIW结构DSP实现的算法，归一化的最小和算法。该算法计算复杂度低，算法便于并行处理，而VLIW结构的DSP具有很强的并行处理能力。并对该算法进行了性能的仿真分析。其次，以基于可配置DSP的软硬件协同设计方法，实现了软件算法与硬件结构的快速设计和优化，通过在设计中加入用户自定义运算单元(DesignerDefined Computation Unit，DDCU)来加快运算速度，使整个系统的性能有了比较大的提高，满足项目的要求。最后，用FPGA实现以可配置DSP为核心的LDPC译码器的硬件结构，来进行验证和性能分析。\n 本文基于算法设计到算法优化，硬件配置到硬件优化的软硬件协同设计方法，实现了一个基于可配置DSP的LDPC码译码算法的设计和实现方案，具有很强的实用价值。

关键词：可配置DSP 归一化最小和算法低密度奇偶校验码译码算法

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准循环LDPC码的编译码器设计及FPGA实现

准循环LDPC码的编译码器设计及FPGA实现

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作者：张玉凯西安电子科技大学

学位级别：硕士

准循环低密度校验码(Quasi-Cyslic Low-Density Parity-Check Codes,QC-LDPC)是LDPC码的一个子类。QC-LDPC码在编码和译码时,具备了其它类型的LDPC码不具有的很多优点,例如准循环LDPC码通过调整相应的参数快速的构造大量的不同码率且性... 详细信息

准循环低密度校验码(Quasi-Cyslic Low-Density Parity-Check Codes,QC-LDPC)是LDPC码的一个子类。QC-LDPC码在编码和译码时,具备了其它类型的LDPC码不具有的很多优点,例如准循环LDPC码通过调整相应的参数快速的构造大量的不同码率且性能较为合适的校验矩阵,而且可以采用移位寄存器的方式进行编码,大大降低了编码复杂度,译码也很简单。目前准循环LDPC码已经成为CCSDS深空通信的备选方案之一。本文作者结合国家自然科学基金重点项目,采用理论分析和硬件平台仿真相结合的方法,针对CCSDS标准对准循环LDPC码的编码和译码进行了研究和实现。主要完成的工作有以下几个方面: 系统地介绍了LDPC码的编译码原理;重点分析了LDPC码归一化最小和译码算法的消息迭代更新公式以及准循环LDPC码编码实现方法。在分析归一化最小和译码特点的基础上,根据准循环LDPC校验矩阵的特点,提出了准循环LDPC码译码器的FPGA实现方法,并给出了主要的硬件设计、门级仿真和硬件平台实测结果。对准循环LDPC码的编码方案进行硬件资源与吞吐量方面的对比权衡,给出了适用于FPGA硬件实现的编码算法,并给出了硬件实现的主要结构设计和编码吞吐量。硬件平台实测结果表明,本文设计的准循环LDPC码的FPGA编译码器各个工作指标满足深空通信的指标要求,可以应用于深空通信应用环境中。

关键词： LDPC码准循环归一化最小和算法 FPGA 编码器译码器

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LDPC码译码器的FPGA实现研究

LDPC码译码器的FPGA实现研究

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作者：刘腾宇哈尔滨工程大学

学位级别：硕士

LDPC码以其接近Shannon极限的优异性能在编码界引起了轰动,成为研究的热点。随着研究的不断深入和技术的发展,目前,LDPC码已经被多个通信系统定为信道编码方案,并被应用到第二代数字视频广播卫星(DVB-S2)通信系统中。由于LDPC码译码过... 详细信息

LDPC码以其接近Shannon极限的优异性能在编码界引起了轰动,成为研究的热点。随着研究的不断深入和技术的发展,目前,LDPC码已经被多个通信系统定为信道编码方案,并被应用到第二代数字视频广播卫星(DVB-S2)通信系统中。由于LDPC码译码过程中所涉及的数据量庞大,译码时序控制复杂,如何实现LDPC码译码器成为了人们研究的重点。论文以基于FPGA实现LDPC码译码器为研究目标,主要对译码算法选择、译码数据量化、定点数据表示方式、译码算法关键运算单元的FPGA设计和译码的时序控制进行了深入研究。首先分析了LDPC码的基本译码原理和常用译码算法。然后重点分析了BP算法、Log-BP算法、最小和算法和归一化最小和算法,并对四种译码算法的纠错性能和译码复杂度进行比较论证,选出适合硬件实现的译码方案。结合通信系统,对译码算法进行仿真分析,确定了译码算法的各个参数值和译码量化方案。在系统仿真分析论证的基础之上,以归一化最小和译码算法为理论方案,利用硬件描述语言编写译码功能模块,并基于FPGA实现了固定译码长度的LDPC码译码器,利用MATLAB和Modelsim分别对译码器进行了功能验证和时序验证,最后模拟通信系统完成了译码器的硬件测试。

关键词： LDPC码 FPGA 归一化最小和算法译码器

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