检索结果-内蒙古大学图书馆

作者：余浩严媚黄汐威 214135 江苏省无锡市新区菱湖大道99号

本发明提供一种双通道时间交错异步流水线快闪型模数转换器，包括：第一缓冲器、第二缓冲器、第一跟踪保持电路、第二跟踪保持电路、第一单通道的6位异步流水线快闪ADC、第二单通道的6位异步流水线快闪ADC。该ADC采用双通道时间交错的... 详细信息

标准号: CN106341133A

本发明提供一种双通道时间交错异步流水线快闪型模数转换器，包括：第一缓冲器、第二缓冲器、第一跟踪保持电路、第二跟踪保持电路、第一单通道的6位异步流水线快闪ADC、第二单通道的6位异步流水线快闪ADC。该ADC采用双通道时间交错的异步流水线快闪型结构，每条通道的异步流水线快闪型结构采用多条异步采样通路以及低功耗的多相时钟发生器，免去了高功耗且限制带宽的残差放大器，适用于高速、低功耗和中等分辨率的应用。

关键词：异步流水线缓冲器跟踪保持电路时间交错单通道低功耗快闪型双通道快闪型模数转换器多相时钟发生器残差放大器中等分辨率异步采样高功耗带宽应用

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一种快闪型模数转换器、混合型模数转换器及电路

一种快闪型模数转换器、混合型模数转换器及电路

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作者：杜翎潘波 610000 四川省成都市成华区崔家店路75号2栋1单元25层2501-2505号

本发明公开了一种快闪型模数转换器、混合型模数转换器及电路，所述快闪型模数转换器包括电阻串、比较器电路、采样保持电路、快闪数字逻辑，还包括两个编码器、反相器电路、异或门电路及或非门电路，所述比较器电路分别与两个编码器的... 详细信息

标准号: CN114362755B

本发明公开了一种快闪型模数转换器、混合型模数转换器及电路，所述快闪型模数转换器包括电阻串、比较器电路、采样保持电路、快闪数字逻辑，还包括两个编码器、反相器电路、异或门电路及或非门电路，所述比较器电路分别与两个编码器的输入侧相连接，其中一个编码器的输出通过反相器电路与另一个编码器的输出同时作为异或门电路的输入，异或门电路的输出通过或非门电路输出作为快闪型模数转换器的输出，所述混合型模数转换器由快闪型模数转换器作为量化过程的第一级；不采用固定延迟时间的方法，并且能够准确判断快闪型模数转换器的量化过程是否结束。

关键词：快闪型模数转换器编码器异或门电路输出比较器电路反相器电路或非门电路模数转换器采样保持电路量化数字逻辑第一级电阻串输入侧延迟电路

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一种快闪型模数转换器、混合型模数转换器及电路

一种快闪型模数转换器、混合型模数转换器及电路

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作者：杜翎潘波 610000 四川省成都市成华区崔家店路75号2栋1单元25层2501-2505号

标准号: CN114362755A

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12 bit 100 MS/s Flash-SAR混合型模数转换器的设计与实现

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合肥工业大学学报（自然科学版） 2020年第2期43卷 216-223页

作者：张章吴宵解光军合肥工业大学电子科学与应用物理学院

文章设计了一款Flash-SAR混合型模数转换器(analog-to-digital converter,ADC),结合了快闪型(flash)ADC与逐次逼近型(successive approximation register,SAR)ADC的优点,具有高速、高精度和低功耗的特点;提出了一种带冗余位数字校准算法,该算法在SAR ADC中添加1 bit冗余位,当第1级Flash ADC带来的误差小于一定的失调电压限度,第2级SAR ADC中的数字校正电路能够将误差校准回来,最终得到正确的数字输出。该ADC采用"3+10"的2级流水线结构,在SMIC 0.18μm互补金属氧化物半导体(complementary metal-oxide-semiconductor,CMOS)混合信号工艺下进行仿真,当电源电压为1.8 V,采样频率为100 MHz,输入信号接近Nyquist频率时,通过数字校准,ADC有效位(effective number of bits,ENOB)为10.990,信噪比为67.973 dB,无杂散波动态范围为95.381 dB,仿真结果证明了该算法能够有效提升ADC系统性能。

关键词：快闪型模数转换器逐次逼近型模数转换器冗余位数字校准

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12 bit 100 MS/s Flash-SAR混合模数转换器设计

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无线电工程 2023年第6期53卷 1421-1429页

作者：田芮谦宋树祥赵媛岑明灿蔡超波蒋品群广西师范大学电子与信息工程学院/集成电路学院广西桂林541004 广西高校集成电路与微系统重点实验室广西桂林541004

针对传统逐次逼近型模数转换器(Successive Approximation Register Analog-to-Digital Converter,SAR ADC)采样率和能量效率低等问题,设计了一款快闪型(Flash)与逐次逼近型(SAR)相结合的新型混合架构模数转换器。利用快闪型ADC一个时... 详细信息

针对传统逐次逼近型模数转换器(Successive Approximation Register Analog-to-Digital Converter,SAR ADC)采样率和能量效率低等问题,设计了一款快闪型(Flash)与逐次逼近型(SAR)相结合的新型混合架构模数转换器。利用快闪型ADC一个时钟周期内可以转换出多个数字码的优势,提高了ADC的采样率。采用新型混合开关切换策略与分段电容阵列技术相结合提升了ADC的能量效率,减小了版图面积。同时,电路采用预放大动态锁存比较器以降低噪声和失调对ADC性能的影响。采用SMIC 0.11μm工艺后,仿真结果表明,在1.2 V的工作电压下,当采样速率为100 MS/s,输入信号频率为45.04 MHz时,输出信号的信号噪声失真比(Signal-to-Noise-and-Distortion Radio,SNDR)为69.26 dB,无杂散动态范围(Spurious-free Dynamic Range,SFDR)为82.10 dB,有效位数(Effective Numbers of Bits,ENOB)达到11.21 bit,功耗为5.72 mW,版图尺寸为380μm×110μm。

关键词：逐次逼近快闪型模数转换器新型混合开关切换策略预放大动态锁存比较器异步时序

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12bit 100MS/s Flash-SAR混合型模数转换器的研究与设计

12bit 100MS/s Flash-SAR混合型模数转换器的研究与设计

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作者：吴宵合肥工业大学

学位级别：硕士

随着集成电路CMOS工艺的快速发展,为了满足飞速发展的各类电子产品的性能需求,模数转换器(Analog-to-Digital Converter,ADC)对速度、精度、功耗提出了更高的要求。其中,逐次逼近寄存型ADC相对于其它结构的ADC,具有较低的功耗和较小的... 详细信息

随着集成电路CMOS工艺的快速发展,为了满足飞速发展的各类电子产品的性能需求,模数转换器(Analog-to-Digital Converter,ADC)对速度、精度、功耗提出了更高的要求。其中,逐次逼近寄存型ADC相对于其它结构的ADC,具有较低的功耗和较小的面积。但N位的SAR ADC一个转换过程至少需要N次逐次比较,而且DAC电容阵列中的电容数目较大,电容阵列中相应电容数随着ADC位数的增多呈指数关系,从而限制了ADC的采样率以及信号的带宽。因此,SAR ADC适用于低功耗、中高速的应用。快闪型模数转换器具有结构简单、转换速率快的优势。但其缺点也十分明显,随着ADC位数的增加,比较器的数量随位数增加呈指数型增长,想要实现高精度具有一定局限性。为了适应飞速发展的现代通信的应用,ADC的结构也随之多样化。本文设计的混合型ADC结合了快闪型ADC高速转换、SAR ADC低功耗的特性,针对单一类型的ADC来说,混合型ADC在精度、速度、功耗等性能够得到有效的提高。本文针对SAR ADC低功耗的特点,采用了一种高位电容跳过/复用算法。相比较与于传统型开关策略MCS算法,本开关策略使电容阵列总电容数减半。为了提高电路容错能力以及电路的鲁棒性,采用一种带冗余位数字校准算法,该算法在SAR ADC中添加1位冗余位,当第1级Flash ADC带来的误差小于一定的失调电压限度,第2级SAR ADC中的数字校正电路能够将误差校准回来,最终得到正确的数字输出。该12 bit 100 MS/s Flash-SAR混合型ADC采用“3+10”的两极流水线结构,在SMIC 0.18μm CMOS混合信号工艺下进行仿真。电路仿真结果表明:当采样频率为100MHz,输入信号频率为48.145MHz时的满幅正弦差分信号时,输出信号的无杂散动态范围为95.381dB、信号噪声失真比为67.923dB、有效位10.99位;当采样频率为100MHz,输入信号频率为1.714MHz的满幅正弦差分信号时,输出信号的无杂散动态范围为97.706dB、信号噪声失真比为68.766dB、有效位11.130位。

关键词：快闪型模数转换器逐次逼近型模数转换器高位电容跳过/复用冗余位校准电路

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全差分四阶Delta-Sigma调制器的研究与设计

全差分四阶Delta-Sigma调制器的研究与设计

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作者：李棒西安电子科技大学

学位级别：硕士

随着信息科技的持续发展,高性能Delta-Sigma ADC的需求与日俱增。因为离散时间Delta-Sigma ADC对时钟和工艺更加不敏感,所以具有很高的应用和研究价值。离散时间Delta-Sigma ADC系统由调制器和降采样滤波器两部分组成,其中降采样滤波器... 详细信息

随着信息科技的持续发展,高性能Delta-Sigma ADC的需求与日俱增。因为离散时间Delta-Sigma ADC对时钟和工艺更加不敏感,所以具有很高的应用和研究价值。离散时间Delta-Sigma ADC系统由调制器和降采样滤波器两部分组成,其中降采样滤波器是数字滤波器,而ADC的核心模拟电路均位于调制器。因此本文便设计了一种应用于仪器仪表的Delta-Sigma调制器。论文主要工作包括:在深入研究过采样、噪声整形技术的基础上,对比分析了Delta-Sigma调制器的几种常用结构。在系统设计层面,基于离散时间架构,提出了一种单环前馈4阶4比特量化的设计方案。首先进行了系统参数的设计,为了能够达到良好的系统稳定性,通过设定噪声传输函数的极点z=0.91为边界条件来进行计算,并且利用理想Simulink模型进行了验证。其次考虑到实际电路应用情况,需要对各种非理想因素进行验证。针对每一种非理想因素,均单独进行建模并与理想模型进行仿真对比,完成定量评估,为电路级优化设计提供依据。最后对DWA算法进行了建模验证,仿真了系统在经过DWA算法校正时,有效位数和电路谐波的改善情况,其仿真结果表明,DWA校正之后的模型有效位数显著提高,因此对于高性能调制器系统设计而言,DWA校正是必要和有效的。在电路设计层面,本文基于模块化设计方式,分别设计和仿真了量化器、反馈DAC、积分器、时钟产生电路和前馈求和加法器。其中,量化器使用速度占优的Flash ADC,并重点设计了其中的比较器电路,优化了量化速度,使其误差更小,仿真得到系统失调217μV,随机误差失调1.67mV;反馈DAC利用温度计码代替传统的二进制控制,实现了更小的DAC非线性;积分器采用带延时的SC积分器,其中重点设计运放电路,采用带增益提高级的电路结构,实现了122dB的高增益;时钟电路在输入1MHz的情况下,准确输出了45%占空比的非交叠时钟;而前馈求和加法器则采取了有源加法器,性能比无源的类型更有优势。针对调制器整体电路的仿真结果表明,在输入幅度0.7V、频率1.77kHz的正弦波条件下,可实现OSR 32时调制器有效位数达14.85bits,SNDR达91.16 dB。在输入频率更低时(305Hz),电路能够实现效位数15.23 bits,SNDR 93.4dB的更优结果。

关键词：调制器单环前馈 Delta-Sigma 快闪型模数转换器

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