检索结果-内蒙古大学图书馆

作者：孙义和徐磊陈弘毅 100084 北京市海淀区清华园

本发明属于数字电子系统可测性设计技术领域。涉及用于低功耗集成电路可测性扫描设计的二维扫描树结构，包括对N个寄存器进行扫描，其特征在于，采用由H组扫描链电路和L组串行扫描链电路二部分构成的L×H的二维矩阵构造扫描树，其中... 详细信息

标准号: CN1123781C

本发明属于数字电子系统可测性设计技术领域。涉及用于低功耗集成电路可测性扫描设计的二维扫描树结构，包括对N个寄存器进行扫描，其特征在于，采用由H组扫描链电路和L组串行扫描链电路二部分构成的L×H的二维矩阵构造扫描树，其中L×H＝N，且寄存器的总位通过率RBP₂为右式；式中M为扫描的组数。本发明可减少寄存器间的互联复杂度；可根据布局规划的需要来构造局部扫描链；且降低了对时钟树优化的要求。

关键词：寄存器扫描链电路扫描设计技术领域数字电子系统寄存器进行布局规划二维矩阵二维扫描局部扫描扫描设计低功耗复杂度扫描树时钟树树结构通过率集成电路互联优化

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一种面向扫描设计的低功耗LFSR重播种测试压缩方法

一种面向扫描设计的低功耗LFSR重播种测试压缩方法

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作者：袁海英周昌世刘昶张凯郑彤 100124 北京市朝阳区平乐园100号

本发明公开一种面向扫描设计结构的低功耗LFSR重播种测试压缩方法，解决了传统LFSR重播种技术带来的过高的测试功耗等问题。基于测试立方块的优化编码算法能够灵活结合任意LFSR重播种方案，可应用于工业级超大规模集成电路和片上系统的... 详细信息

标准号: CN109444727B

本发明公开一种面向扫描设计结构的低功耗LFSR重播种测试压缩方法，解决了传统LFSR重播种技术带来的过高的测试功耗等问题。基于测试立方块的优化编码算法能够灵活结合任意LFSR重播种方案，可应用于工业级超大规模集成电路和片上系统的内建自测试及其功能验证。基本思路如下：LFSR重播种过程对测试立方中的不确定位进行随机填充，由此引发过高的开关切换率和测试功耗。本发明通过优化编码提高测试立方中相邻位之间的逻辑一致性，有效降低测试功耗；通过减少测试立方中的确定位数目和状态方程个数，降低种子向量求解难度，有效地提高测试数据压缩率，缓解测试存储资源的挑战。

关键词：测试测试功耗播种超大规模集成电路测试数据压缩逻辑一致性内建自测试编码算法不确定位存储资源功能验证开关切换片上系统扫描设计状态方程低功耗工业级立方块相邻位有效地求解向量填充优化压缩缓解灵活应用挑战

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一种面向扫描设计的低功耗LFSR重播种测试压缩方法

一种面向扫描设计的低功耗LFSR重播种测试压缩方法

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作者：袁海英周昌世刘昶张凯郑彤 100124 北京市朝阳区平乐园100号

标准号: CN109444727A

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多时钟域SOC的扫描测试设计及实现

多时钟域SOC的扫描测试设计及实现

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作者：高国重中国科学院研究生院

学位级别：硕士

片上系统(SOC)芯片由于功能及性能的要求,经常采用多时钟域的设计风格,而多时钟域SOC测试面临着因时钟偏斜引起的跨时钟域的扫描移位违例、跨时钟域的数据捕获违例、交叉时钟域的逻辑测试以及测试功耗等问题。\n 为解决多时钟域SOC... 详细信息

片上系统(SOC)芯片由于功能及性能的要求,经常采用多时钟域的设计风格,而多时钟域SOC测试面临着因时钟偏斜引起的跨时钟域的扫描移位违例、跨时钟域的数据捕获违例、交叉时钟域的逻辑测试以及测试功耗等问题。\n 为解决多时钟域SOC测试遇到的问题并提高多时钟域SOC的测试质量,本文总结了近年来针对多时钟域SOC测试的研究成果并设计实现了可移植的多时钟域SOC扫描测试的设计架构,本文的主要内容和创新点包括:\n 1.本文根据多时钟域SOC的时钟域之间关系的特点,综述分析了多时钟域关系模型、时钟域分组技术以及多时钟域扫描测试捕获时钟控制策略等多时钟域的关键技术,这些技术为多时钟域SOC的可测性设计及ATPG提供了理论依据。\n 2.本文为解决跨时钟域的扫描捕获违例及降低扫描捕获功耗,研究分析了时钟门控技术,利用ATPG工具对时钟门控技术的支持,提出了基于扫描链的时钟门控技术解决跨时钟域的扫描捕获违例,并分析了交叉时钟域逻辑实速测试技术。本文还提出了多时钟域SOC测试时钟的控制方案,并解决了因多时钟域时钟偏斜引起的跨时钟域扫描移位违例,从整体上优化了多时钟域SOC的扫描测试设计。\n 3.本文基于一款集成了龙芯IP核的多时钟域SOC实现了多时钟域SOC的可测性设计架构,在基于IEEEll49.1标准的基础上扩展了JTAG测试指令,使用 TAP控制器选择测试模式及测试控制信号,优化了基于 TAP的测试访问机制,并设计了适用于多时钟域SOC的扫描测试时钟控制策略。

关键词：可测性设计时钟域分组时钟门控扫描设计捕获违例

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基于忆阻器的D触发器设计及其在扫描链设计中的应用研究

基于忆阻器的D触发器设计及其在扫描链设计中的应用研究

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作者：常振兴哈尔滨工业大学

学位级别：硕士

在大多数的电子系统中,由于供电意外关闭造成数据丢失的情况时有发生。尤其随着信息技术的快速发展,电子系统承载的数据规模不断增大,数据丢失可能会造成巨大的经济损失,而且中断后恢复数据难度大,需要耗费大量的时间和金钱。采用先进... 详细信息

在大多数的电子系统中,由于供电意外关闭造成数据丢失的情况时有发生。尤其随着信息技术的快速发展,电子系统承载的数据规模不断增大,数据丢失可能会造成巨大的经济损失,而且中断后恢复数据难度大,需要耗费大量的时间和金钱。采用先进的数据保护技术可以大大减少中断带来的风险。如何解决意外断电或者供电不稳定时的数据丢失问题也成为近些年的重要研究课题。目前主流的解决方案是利用数据备份技术,将运行数据保存在非易失性存储器中,从而最大限度地减少因电源中断造成的负面影响。然而这种数据备份技术,数据保存过程复杂,数据传输速度受系统结构与存储类型限制。随着新型非易失性器件的出现,这种问题有了新的解决方案。触发器是构成时序电路的基本逻辑单元,也是计算机,通信和其他类型数字电子系统的重要单元电路。触发器是典型的易失性器件,在电源中断的情况下,存储在触发器中的数据将消失。如果触发器具有非易失性,即掉电后依旧能够保持掉电前的状态,则整个系统也可以实现瞬态的数据恢复。随着各种非易失器件的兴起,研究者们提出了各种基于新器件的触发器电路使触发器具有非易失功能。其主要思想是在断电时将触发器内容存储在非易失性电路中,上电后从非易失性电路中恢复。这些方案或是将CMOS触发器与非易失性电路级联,或是将具有读写电路的非易失性电路插入触发器电路中,均引入了非易失性保持电路和相应的控制电路,用于读取和写入触发器状态。这些额外添加的电路不仅加剧了电路设计的难度,而且或多或少损害了原始触发器电路的性能。忆阻器作为一种新型的纳米级非易失性器件,具有结构简单、同CMOS电路兼容、可集成性高、功耗低、速度快等特点,被称为最有可能代替CMOS的下一代半导体器件。将忆阻器用于触发器设计能够以较低的成本实现其非易失功能。根据忆阻器的这些特性有研究者提出基于忆阻器的触发器设计方法。除了插入非易失单元电路和相应控制电路的做法,有研究者提出了一种全新的思路。这些设计打破了常规D触发器的设计结构,从功能出发实现了新的D触发器电路设计。通常D触发器是指边沿D触发器,由两个工作在相同时钟不同电平下的D锁存器组成。D锁存器是构成D触发器的最小电路单元。该方法通过设计忆阻器D锁存器电路,从最小单元使得电路具有非易失性,从而构成的D触发器也将具有非易失性。与传统的D锁存器设计相比,基于忆阻器的D锁存器设计在引入非易失性功能的同时结构更简单,使用器件更少,基于忆阻器的设计具有更小的面积开销。但目前这两个设计存在忆阻器状态转换时间过长,或对不稳定输入信号敏感等缺点。为了克服这些缺点,并继承以上设计的优点。本课题提出了一种改进的忆阻器D锁存器设计方案,并基于此提出了一种新的D触发器设计。由于传输门结构具有更好的抗电压损失以及更快的开关速度,所以我们用传输门代替单个MOS管来实现基于忆阻器的锁存器设计。由于两个互补反接的忆阻器结构在使用过程中状态变化需要时间久,所以我们采用单个忆阻器的设计结构。该改进的D锁存器电路克服了由于阈值损失带来的负面影响,并且可以在相同的供电情况下能够以更快的速度保存电路状态。在此基础上,我们提出了基于忆阻器的D触发器设计,在引入非易失功能的同时支持更高频率的时钟,从而适用于对高速度电子系统。通过Hspice进行功能仿真,我们提出的D触发器在时序性能上优于传统D触发器和其他基于忆阻器的非易失性D触发器,面积开销上仅比被改进前的忆阻器D锁存器组成的D触发器略大,但改进设计支持更高的时钟频率,对不稳定的输入信号具有更好的抗性。非易失性器件的引入以及电路结构的简化使得功耗也在一定程度上得到了优化。随着大规模集成电路技术的发展,当前每块芯片集成的晶体管数数以亿计,以Kirin980为例,7 nm工艺下在1分钱的尺寸大小上集成了69亿晶体管。随着IC的规模和复杂度急剧增加,可测性设计已经变成电路和芯片设计的重要组成部分。可测性设计(DfT)通过扫描链提高内部电路的可控制性和可观察性,从而降低电路的测试难度,提高电路测试效率,降低测试成本。在扫描设计中,电路中原有的D触发器被全部或部分地替换为扫描单元,这些扫描单元依次相连构成扫描链。被测电路中某些节点的逻辑值可以通过扫描链进行捕获或者修改。扫描链有两种工作模式,由测试控制信号TC控制在测试模式和正常模式之间进行转换。然而,被测电路在测试期间的功耗是正常模式下的两倍以上。这种额外的功耗会对被测电路的可靠性产生严重影响,甚至引起电路损坏,从而导致经济和产量损失。电路的功耗主要包括由于漏电流引起的静态功耗和由于开关活动引起的动态功耗,其中后者占主导地位。功率优化方法旨在减少电路中的开关活动。修改扫描触发器设计是一种常用的功率优化方法。新兴的忆阻器技术为低功耗可测性设计提供了新的解决方案。扫描触发器是一种典型的扫描单元,由一个多路选择器与D触发器级联而成。如果扫描链

关键词：忆阻器 D触发器非易失性扫描设计低功耗

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低功率电平敏感扫描设计锁存器的方法和系统

低功率电平敏感扫描设计锁存器的方法和系统

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作者：程志斌罗伯特·G·杰罗威茨克劳迪娅·M·塔特维特美国纽约阿芒克

一种防止专用集成电路(ASIC)中的电平敏感扫描设计(LSSD)锁存电路中的逻辑电路的电流泄漏的方法。当ASIC在制造测试模式时，电源门控电路的输入端的门控信号被设置为超过电源门控电路中的晶体管的阈值电压。因此门控信号使得电源门控电... 详细信息

标准号: CN101227180B

一种防止专用集成电路(ASIC)中的电平敏感扫描设计(LSSD)锁存电路中的逻辑电路的电流泄漏的方法。当ASIC在制造测试模式时，电源门控电路的输入端的门控信号被设置为超过电源门控电路中的晶体管的阈值电压。因此门控信号使得电源门控电路能使电流到达LSSD锁存电路。当ASIC在正常功能模式时，门控信号被设置为低于阈值电压。因此门控信号使得电源门控电路防止电流到达LSSD锁存电路中的特定的逻辑电路(例如，扫描逻辑)，从而通过防止在LSSD锁存电路中的电流泄漏和热生成而保存了ASIC中的功率。

关键词：电路电源门控门控信号锁存电路电流泄漏阈值电压电流专用集成电路测试模式扫描逻辑扫描设计正常功能晶体管

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SoC设计中的扫描测试技术

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计算机辅助设计与图形学学报 2005年第12期17卷 2685-2689页

作者：徐勇军张伸张志敏李晓维中国科学院计算技术研究所先进测试技术实验室

针对SoC的基于IP设计、多时钟域、多用异步逻辑、时钟门控、系统集成等特点,给出了一种层次化的扫描测试结构,并将该方法成功应用于一款具有数百万门级的SoC设计中.实验结果表明,该方法不但可以极大程度地提高芯片的可测试性,保证其测... 详细信息

针对SoC的基于IP设计、多时钟域、多用异步逻辑、时钟门控、系统集成等特点,给出了一种层次化的扫描测试结构,并将该方法成功应用于一款具有数百万门级的SoC设计中.实验结果表明,该方法不但可以极大程度地提高芯片的可测试性,保证其测试覆盖率,也节约了产品开发时间和开发成本.

关键词： SoC 可测试性设计扫描设计层次化设计方法

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单链扫描可测性设计中存储元件的排序

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计算机学报 1995年第8期18卷 598-603页

作者：叶波郑增钰复旦大学专用集成电路与系统国家重点实验室复旦大学电子工程系

本文提出了扫描设计中存储元件在扫描链中的最优排序方法．采用文迭测试体制和区间法能快速求出最优解．对于确定的测试向量集，用该方法构造的扫描链能使电路总的测试时间最少．

关键词：扫描设计存储元件时序电路测试

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部分扫描可测性设计中扫描链的构造

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半导体技术 1997年第2期13卷 40-45页

作者：叶波郭辉郑增钰复旦大学专用集成电路与系统国家重点实验室

提出了时序电路的部分扫描法可测性设计中扫描链的构造方法，包括扫描链的选取、扫描链的排序、多链扫描设计三部分内容。采用组合等效电路的方法求测试向量，并用实例进行了验证。模拟结果表明，选取２０％～４０％的触发器至扫描链，... 详细信息

提出了时序电路的部分扫描法可测性设计中扫描链的构造方法，包括扫描链的选取、扫描链的排序、多链扫描设计三部分内容。采用组合等效电路的方法求测试向量，并用实例进行了验证。模拟结果表明，选取２０％～４０％的触发器至扫描链，用较少的测试向量，可达到很理想的故障覆盖率。

关键词：扫描设计扫描链多链扫描 VLSI

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抗扫描旁路攻击的安全扫描链设计研究

抗扫描旁路攻击的安全扫描链设计研究

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作者：骆彦辉哈尔滨工业大学

学位级别：硕士

可测试性设计技术已经广泛地应用于集成电路测试领域以提高测试效率。在可测试设计技术中,扫描设计是最重要的实现手段。扫描设计可以有效提升被测电路的可控制性和可观察性并且使得更高效的组合自动测试向量生成工具为时序电路生成测... 详细信息

可测试性设计技术已经广泛地应用于集成电路测试领域以提高测试效率。在可测试设计技术中,扫描设计是最重要的实现手段。扫描设计可以有效提升被测电路的可控制性和可观察性并且使得更高效的组合自动测试向量生成工具为时序电路生成测试数据从而加速测试过程。但是扫描设计却是一把双刃剑,它在为被测电路提供高可测试性的同时也引入了安全性问题。尤其是对于加密芯片而言,扫描链已经被作为一种侧信道工具用以探测芯片内部的状态从而破解加密密钥。为了有效抵抗扫描旁路攻击,人们已经提出了很多相应的安全扫描设计方案。其中,基于扫描乱序的安全设计是一种重要的实现形式。本文针对这种设计,从一次有效的扫描旁路攻击是否依赖于某种特定的扫描测试顺序的角度进行了安全性分析。通过分析可以发现,扫描旁路攻击的有效实施并不依赖于此。本文以最近提出的随机乱序扫描设计方案为例详细介绍了攻击者如何在扫描乱序的情况下有效破解密钥。在此之后,本文指出扫描旁路攻击不依赖于某种特定扫描测试顺序,基于扫描乱序的设计方案也不再安全。本文提出了两种可以有效抵抗所有已知扫描旁路攻击形式的安全设计方案。第一个方案主要机制是通过阻断加密密钥参与加密操作从而防止加密信息的泄露。该方案在测试模式下时会实施密钥阻断操作,并且在检测到电路从正常工作模式切换到测试模式时会将所有敏感的信息进行复位清除。第二个方案通过扰乱扫描数据以达到安全设计的目的。在该方案中,一部分可扫描寄存器的工作状态受控于一个额外插入的移位寄存器。如果该移位寄存器不能够得到正确的密钥配置,那么在测试模式下时它所控制的那些可扫描寄存器将会工作于正常工作模式的状态而非测试模式。在这种情况下,扫描输出的数据不仅包含一些正常扫描单元中的状态还包括有这些处于“正常工作模式”下的扫描单元从组合电路部分捕获的数据。显然,这些观察到的混乱数据将无法用于破解密钥。本文所提出的两种设计方案都可以有效抵抗已知扫描旁路攻击,且具有引入面积开销小、对可测试性没有影响的优点。在提出的基于扰乱扫描输出数据安全设计方案中,所有修改过的特殊扫描单元都是由插入的移位寄存器中某一位数据单独控制。这一特点使得“分而治之”的攻击方法成为一种可能。基于此,本文提出了可以有效破解该安全设计方案的攻击方法。为了有效抵抗这种全新的攻击形式,本文提出了一种改进型的扰乱扫描输出安全设计方案。在该方案中,移位寄存器中任意一位数据的错误都将导致整个移位寄存器处于反馈循环状态。这样就从根本上遏制“分而治之”的破解方法。本文研究了现有的扫描旁路攻击和安全扫描设计方案的原理和具体实现,并且对其优缺点进行了比较。本文对基于扫描乱序的安全设计方案进行了分析并提出了两种可以有效抵抗所有已知扫描旁路攻击的安全扫描设计。针对初始扰乱扫描输出数据安全设计的不足,本文提出了一种全新的攻击方法。在最后,为了有效抵御这种最新的攻击方案,本文提出了一种改进型的扰乱扫描输出安全设计方案。在本文中所提出的安全设计方案均引入了很小的面积开销,并且对电路的可测试性不造成影响。以后的研究工作将会围绕如何使得每个芯片独享自己的安全密钥以及扫描安全设计与物理不可克隆函数结合的实现展开。

关键词：可测试性设计扫描设计旁路攻击安全扫描

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