过去几十年里,CMOS(Complementary Metal Oxide Semiconductor)制造技术的进步是半导体性能飞速提高的主要原因。随着CMOS器件的特征尺寸进一步缩小,电路拥有更高的集成密度和更低的阈值电压,这种变化带来了性能的提升,但也降低了电路...
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过去几十年里,CMOS(Complementary Metal Oxide Semiconductor)制造技术的进步是半导体性能飞速提高的主要原因。随着CMOS器件的特征尺寸进一步缩小,电路拥有更高的集成密度和更低的阈值电压,这种变化带来了性能的提升,但也降低了电路的可靠性。器件的大规模缩放使得其在制造过程中的随机掺杂波动或制造不精确的概率大大提升,加重了器件的工艺波动。工艺波动、老化效应及外界辐射是导致电路元件发生故障的主要原因。随着CMOS技术的不断进步,故障概率增大,给电路的可靠性设计带来了极大的挑战。因此,在设计阶段开展对电路系统失效率的有效评估并采取合理容错与加固设计以提高产品可靠性变得刻不容缓。逻辑电路中普遍存在的大量扇出重汇聚结构是造成电路失效率快速分析与准确判断的最大障碍。因扇出重汇聚引发的信号相关性导致节点概率计算、电路测试生成、可测性设计、可靠性评估、敏感目标定位等变得困难。若能准确、高效地解决信号相关性问题,对集成电路设计与测试领域的发展将具有重要意义。本文在信号相关性分离计算逻辑电路失效率和敏感单元定位方面做出了相关的工作。(1)针对大规模电路的失效率评估问题,本文提出了一种基于相关性分离的逻辑电路失效率评估方法。该方法能有效处理电路中由扇出重汇聚结构导致的信号相关性问题。通过分离扇出重汇聚信号的相关性,实现对电路失效率的快速准确评估。实验表明本方法在逻辑电路失效率评估的准确性方面相比于其他评估方法有较大提升。与蒙特卡洛等方法相比,本方法时间消耗和空间消耗更小,能实现对超大规模逻辑电路的有效计算。(2)针对电路的敏感目标定位,本文提出了一种快速且准确的逻辑电路敏感门定位方法。在考虑单个向量激励的情况下,利用相关性分离后的电路模块和反向搜索算法精准定位电路敏感单元;其次,在综合考虑多向量激励的情况下,定位最优容错单元,实现以最低容错代价降低电路失效率的目的。实验表明相比于其他的敏感门定位方法,本方法在定位敏感门的时间消耗方面具有较大优势,并且具有比较高的定位准确性。
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