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AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

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范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
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文献类型

2 篇 学位论文

馆藏范围

2 篇 电子文献
0 种 纸本馆藏

日期分布

学科分类号

2 篇 工学
- 2 篇 电子科学与技术（可...

主题

2 篇 数字后台校准算法
1 篇 lms迭代
1 篇 sar adc
1 篇 时间交织模数转换...
1 篇 联合校准
1 篇 低压高精度
1 篇 电容失配

机构

1 篇 西安邮电大学
1 篇 合肥工业大学

作者

1 篇 刘言言
1 篇 郭慧

语言

2 篇 中文

检索条件"主题词=数字后台校准算法"

共 2 条记录，以下是1-10 订阅

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详细简洁

排序：

时间交织ADC后台数字校准算法的研究

时间交织ADC后台数字校准算法的研究

引用

作者：刘言言合肥工业大学

学位级别：硕士

模数转换器(Analog-to-Digital Converter, ADC)在当代电子系统中发挥着日趋重要的作用。然而,CMOS特征尺寸逐步向深亚微米、纳米范围的演进,造成了器件按比例缩小和电源电压降低等一些非理想效应,从而给高性能ADC的设计带来了很大的挑... 详细信息

模数转换器(Analog-to-Digital Converter, ADC)在当代电子系统中发挥着日趋重要的作用。然而,CMOS特征尺寸逐步向深亚微米、纳米范围的演进,造成了器件按比例缩小和电源电压降低等一些非理想效应,从而给高性能ADC的设计带来了很大的挑战。对于传统的单通道ADC,其速度和精度逐渐达到了现有工艺和设计水平的极限,但是人们对于高速高精度ADC的需求从未停止。时间交织模数转换器(Time-Interleaved Analog-to-Digital Converter, TIADC)利用速率较慢的多个子ADC交替并行工作,它可以在保持高精度的情况下实现高速度,现已成为超高速ADC的主流架构。TIADC理论上可以通过增加通道数来线性提高其速度,但是实际中由于通道间失调失配、增益失配、采样时间失配等失配误差的存在,严重影响了其整体性能。本文对存在于TIADC中的三种主要失配误差进行校准,通过分析现有校准算法的优缺点,研究并实现了一种针对三种失配误差联合校准的数字后台校准算法,它采用基于LMS迭代的自适应校准算法来校准失调失配和增益失配,采用基于输入信号统计反馈的校准算法来校准采样时间失配。该算法对输入信号频率(满足奈奎斯特采样定理)没有限制,理论上可以扩展到任意通道数,而且结构简单,硬件实现比较容易。为验证算法的有效性,本文首先建立了4通道400MHz 12bits TIADC的MATLAB/Simulink模型,对所设计的校准算法进行行为级验证,仿真结果表明,当归一化频率fin/fs=0.4115时,经本算法校准后ENOB从3.56bits提高到11.75bits。在此基础上,完成校准算法的Verilog代码,并利用Modelsim实现了校准算法的功能仿真,并将代码进行Quartus Ⅱ综合并下载到FPGA开发板上,FPGA仿真结果表明,经本算法校准后ENOB提高了8.14bits,进而完成了算法的硬件仿真测试。最后基于SMIC 180nm工艺库,对校准算法进行ASIC实现,利用Synopsys的Design Compiler综合工具完成校准算法的综合,并对综合后的电路进行后仿真验证及PT功耗分析,后仿真结果表明,经本算法校准后ENOB从3.56bits提高到11.70bits,然后利用IC Compiler工具实现了校准算法的自动布局布线,并设计产生了校准算法的版图。

关键词：时间交织模数转换器联合校准数字后台校准算法 LMS迭代

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具有数字后台校准的14位250 kS/s SAR ADC设计

具有数字后台校准的14位250 kS/s SAR ADC设计

引用

作者：郭慧西安邮电大学

学位级别：硕士

模数转换器（Analog-to-Digital Converter,ADC）是片上系统（System on Chip,So C）中的一个关键模块单元,在电子系统中起着至关重要的作用。相比于其他类型的ADC,逐次逼近型（Successive Approximation Register,SAR）ADC中的电路模... 详细信息

模数转换器（Analog-to-Digital Converter,ADC）是片上系统（System on Chip,So C）中的一个关键模块单元,在电子系统中起着至关重要的作用。相比于其他类型的ADC,逐次逼近型（Successive Approximation Register,SAR）ADC中的电路模块大多为数字电路,具有集成度高、功耗低和面积小等优势,在可穿戴智能传感、生物医疗电子等需要中高精度ADC的领域得到了广泛的应用。然而,电容阵列的失配限制了其精度的提高,单一结构的SAR ADC已经不能满足高精度的设计需求。因此,利用数字后台校准易于集成和实效性较好的优势,有效的改善电容失配带来的非线性问题是十分必要的。针对电容失配降低SAR ADC精度的问题,本文设计了有效的数字后台校准算法来对该问题进行改善。首先对SAR ADC原理以及电容失配误差进行了分析,详细说明了电容失配会降低ADC的线性度,并且总结了不同实现方式的校准算法。接着,基于MATLAB软件平台,设计了基于“Split”结构的数字后台校准算法和基于扰动的数字后台校准算法,并将这两种结构的算法进行了比较。与前者相比,后者算法采用单通道的SAR ADC来实现,降低了电路功耗、避免了通道间的增益误差。在此基础上,本文设计了一种具有基于扰动的数字后台校准算法的14位SAR ADC,该ADC的权重将通过最小均方根（Least Mean Square,LMS）算法进行迭代更新。本设计折衷考虑了量化次数、曲线收敛和校准效果三者之间的关系,并根据仿真结果选取了合适的取值。最后,将SAR ADC和校准算法分别通过Cadence和Modelsim软件平台进行设计和仿真,通过与MATLAB仿真结果相比较,充分验证了本设计的正确性和有效性。本文设计了一款面向智能传感应用领域的14位SAR ADC,基于180 nm CMOS工艺,完成了整体的电路设计、带有IO环的版图设计以及考虑寄生参数时的后仿真。当供电电压为1.2 V,采样速率为250 k S/s时,通过加入基于扰动的数字后台校准算法,在考虑电容失配和电路各模块噪声的情况下,所设计ADC的有效位数（Effective Number of Bits,ENOB）能够从10.88 bit提升至12.55 bit,无杂散动态范围（Spurious Free Dynamic Range,SFDR）和信噪失真比（Signal to Noise and Distortion Ratio,SNDR）分别能从73.7d B和67.3 d B提升至100.3 d B和77.3 d B,整个校准过程在40000次采样后能够达到稳定收敛。ADC的品质因数（Figure of Merit,Fo M）为47.5 f J/Conversion-step,功耗为71.2μW,内核面积为0.5682 mm2,其中模拟部分面积为0.3826 mm2,数字后台校准算法的内核面积为0.1856 mm2,非常适合于低压高精度的应用场景。

关键词： SAR ADC 低压高精度电容失配数字后台校准算法

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