检索结果-内蒙古大学图书馆

强激光与粒子束 2023年第3期35卷 155-163页

作者：王伟张瑞峰天津大学微电子学院天津300072

针对全固态直线变压器驱动源(LTD)中大规模开关同步触发的需求,基于游标法和预相移技术设计了一种全新的双通道同步高分辨率数字时间转换器(DTC)。在原有游标DTC的基础上提前计算不同生成脉冲相位重合位置的关系,通过相位移动和相位检... 详细信息

针对全固态直线变压器驱动源(LTD)中大规模开关同步触发的需求,基于游标法和预相移技术设计了一种全新的双通道同步高分辨率数字时间转换器(DTC)。在原有游标DTC的基础上提前计算不同生成脉冲相位重合位置的关系,通过相位移动和相位检测使时钟信号提前满足相位关系,以实现同时触发多个不同宽度脉冲信号的目的。详细阐述了DTC的实现原理和电路设计模块,并对其进行了仿真和现场可编程门阵列(FPGA)实现,同时对实现结果进行测试、分析和讨论。在Xilinx ARTIX-7 FPGA开发板上实现了第一个脉冲信号的分辨率为0.85 ps,微分非线性(DNL)和积分非线性(INL)分别为-1.255~1.166 LSB和-7.33~7.05 LSB。第二个脉冲信号分辨率为17.1131 ps,DNL和INL分别为-0.0987~0.105 LSB和-0.717~0.735 LSB,且在0~80℃的环境温度中依旧可以保证DTC的性能。结果表明此DTC具有实现简单、成本低,性能高效等优点。

关键词：数字时间转换器游标法预相移模式时钟管理器同步触发

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数字时间转换器校准

数字时间转换器校准

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作者： M·H·佩罗特美国德克萨斯州

本申请涉及数字时间转换器校准。在一个实例中，设备(102)包括MM分频器(202)，其具有时钟输入端、第一除数输入端和MM分频器输出端；Δ‑Σ调制器(206)，其具有第二除数输入端、除数输出端和残余输出端，该除数输出端与第一除数输入端耦... 详细信息

标准号: CN118276427A

本申请涉及数字时间转换器校准。在一个实例中，设备(102)包括MM分频器(202)，其具有时钟输入端、第一除数输入端和MM分频器输出端；Δ‑Σ调制器(206)，其具有第二除数输入端、除数输出端和残余输出端，该除数输出端与第一除数输入端耦合；DTC(204)，其具有时钟输入端、控制输入端、校准输入端和输出端，该DTC控制输入端与残余输出端耦合，且DTC时钟输入端与MM分频器输出端耦合；以及校准电路(700)，其具有第一校准控制输入端、第二校准控制输入端和校准输出端，该第一校准控制输入端与DTC输出端耦合，第二校准控制输入端与残余输出端耦合，且校准输出端与DTC校准输入端耦合。

关键词：输出端输入端除数校准输出端耦合校准控制时钟输入端分频器控制输入端输入端耦合数字时间转换器校准电路调制器申请

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数字时间转换器辅助的全数字锁相环电路

数字时间转换器辅助的全数字锁相环电路

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作者：杨腾智陈雪松于锐刘苏鹏袁超新加坡新加坡市签名大厦樟宜商务园中央2#07-08 51号

本发明公开了一种数字时间转换器(digital‑to‑time converter，DTC)辅助的全数字锁相环(all digital phase locked loop，ADPLL)电路(200)，包括：DTC误差补偿器(202)，用于接收相位偏移信号，所述相位偏移信号是对时间数字转换器(time‑... 详细信息

标准号: CN111386657B

本发明公开了一种数字时间转换器(digital‑to‑time converter，DTC)辅助的全数字锁相环(all digital phase locked loop，ADPLL)电路(200)，包括：DTC误差补偿器(202)，用于接收相位偏移信号，所述相位偏移信号是对时间数字转换器(time‑to‑digital converter，TDC)电路(204)的输出进行处理之后得到的，所述相位偏移信号包括DTC误差，所述DTC误差对应于经过DTC电路(206)处理的参考时钟信号与取自所述ADPLL电路的输出信号的反馈时钟信号之间的相位差。所述补偿器用于处理所述相位偏移信号，以生成表示所述DTC误差的数字信号，所述数字信号作为输出信号。另外，将所述输出信号从所述相位偏移信号中减去，得到所述相位偏移信号的相位纠正信号。

关键词：相位偏移信号输出信号电路数字信号时间数字转换器数字时间转换器参考时钟信号反馈时钟信号全数字锁相环相位纠正信号误差补偿器接收相位偏移信号补偿器辅助的相位差减去输出

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数字时间转换器、锁相环以及电子设备

数字时间转换器、锁相环以及电子设备

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作者：邓伟刘鸿倬贾海昆池保勇 100084 北京市海淀区清华园

本申请提供一种数字时间转换器、锁相环以及电子设备。数字时间转换器包括：输入端、输出端、N(N≥1)个延时单元。输入端用于接收输入信号。输出端用于输出输出信号。每个延时单元包括串联连接的电感和电容。电感连接输入端，后一延时... 详细信息

标准号: CN118282408A

本申请提供一种数字时间转换器、锁相环以及电子设备。数字时间转换器包括：输入端、输出端、N(N≥1)个延时单元。输入端用于接收输入信号。输出端用于输出输出信号。每个延时单元包括串联连接的电感和电容。电感连接输入端，后一延时单元的电感连接于前一延时单元的电感和电容之间，电容接地。延时单元包括延时输出端，位于电感和所述电容之间，延时输出端连接输出端。数字时间转换器用于根据数字控制信号，控制输出端输出任意延时输出端的输出信号。本申请的延时单元由电感和电容构成，电感电容具有较低的电压噪声，且可以减少大延时情况下信号的失真，降低数字时间转换器的噪声。

关键词：电感延时单元数字时间转换器电容延时输出输出端输入端输出信号接收输入信号数字控制信号控制输出端电感电容电容接地电压噪声电子设备输出大延时锁相环申请失真噪声

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数字时间转换器的实时动态校准系统

数字时间转换器的实时动态校准系统

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作者：张鹏许文申佳赵妍曹辉姬旭 100000 北京市石景山区石景山路68号冬训中心速滑馆一层B126

本发明公开了一种数字时间转换器的实时动态校准系统，包含：第一多模分频器，将第一多路复用开关输入的时钟按照分频控制字对应的分频比进行分频输出；第二多模分频器，将第二多路复用开关输入的时钟按照分频控制字对应的分频比进行分... 详细信息

标准号: CN116256964A

本发明公开了一种数字时间转换器的实时动态校准系统，包含：第一多模分频器，将第一多路复用开关输入的时钟按照分频控制字对应的分频比进行分频输出；第二多模分频器，将第二多路复用开关输入的时钟按照分频控制字对应的分频比进行分频输出；第三多路复用开关将两路输出和两路输出进行交换连接；第一数字时间转换器，对输入的时钟进行延迟输出；第二数字时间转换器，对输入的时钟进行延迟输出；反馈单元对第一数字时间转换器和第二数字时间转换器进行反馈调节。本发明提供的数字时间转换器的实时动态校准系统，DTC电路校准过程中不会对DTC的正常工作产生影响。且引入了电路两条通道的切换，最大程度上减小了校准电路失配引入的校准误差。

关键词：数字时间转换器分频多路复用开关输出多模分频器实时动态校准系统延迟输出分频比控制字两路电路校准反馈单元反馈调节交换连接两条通道校准电路校准误差引入减小失配电路

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数字时间转换器校准方法、装置、数字锁相环及电子设备

数字时间转换器校准方法、装置、数字锁相环及电子设备

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作者：余振兴孙小鹏石灿郑浩王超 210093 江苏省南京市栖霞区仙林大学城元化路南大科学园新兴产业孵化基地研发楼8层

本发明涉及数字电路技术领域，尤其涉及一种数字时间转换器校准方法、装置、数字锁相环及电子设备。本发明的数字时间转换器校准方法、装置、数字锁相环及电子设备，根据所述参考相位的小数部分和所述分数相位误差获取分辨率偏差；根据... 详细信息

标准号: CN112803944A

本发明涉及数字电路技术领域，尤其涉及一种数字时间转换器校准方法、装置、数字锁相环及电子设备。本发明的数字时间转换器校准方法、装置、数字锁相环及电子设备，根据所述参考相位的小数部分和所述分数相位误差获取分辨率偏差；根据所述分辨率偏差获取增益因子；根据所述增益因子对所述参考相位的小数部分进行增益处理，生成所述延迟控制信号，将所述延迟控制信号输出至所述数字时间转换器；通过上述方式，在消除了数字锁相环其他器件的噪声的基础上，还进一步消除了时间数字转换器和数字时间转换器的噪声，提高了数字时间转换器的校准精度；实现了对数字时间转换器的高精度增益校准，大大降低了功耗。

关键词：数字时间转换器校准数字锁相环延迟控制信号参考相位电子设备增益因子小数分辨率噪声时间数字转换器数字电路技术精度增益相位误差增益处理功耗输出

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基于130nm CMOS工艺的10位500fs步进数字时间转换器设计研究

基于130nm CMOS工艺的10位500fs步进数字时间转换器设计研究

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作者：钟佳乐同济大学

学位级别：硕士

本文主要对一种10位、550fs步进数字时间转换器（Digital-to-TimeConverter,DTC）进行了设计研究。在现代芯片产业中，先进的数字技术需要与高性能的频率综合器相结合，这就要求锁相环要达到宽带宽、低功耗、面积小等高规格的设计标准。... 详细信息

本文主要对一种10位、550fs步进数字时间转换器（Digital-to-TimeConverter,DTC）进行了设计研究。在现代芯片产业中，先进的数字技术需要与高性能的频率综合器相结合，这就要求锁相环要达到宽带宽、低功耗、面积小等高规格的设计标准。[1]中提出的亚采样锁相环（Sub-samplingPLL）因鉴频鉴相器（PFD）直接采样压控振荡器（VCO）的波形，鉴相器增益非常高，从而抑制了锁相环路后端电荷泵噪声。利用这一优势，在[1]中基本整数分频亚锁相环的基础上，[20]中提出在鉴相器前引入数字时间转换器（DTC）电路，由DTC补偿小数分频带来的相位变化，从而实现小数锁相的功能。由于DTC的补偿作用，使鉴相器输入相位差仍然在皮秒量级，进而使得亚采样鉴相器的使用成为可能，保留了原有的相位噪声性能优势。DTC设计使用可调RC网络进行延迟控制，电路构成方式简单，可靠性强。为了减小DTC设计中的偶次非线性，本次设计将[20]中的单端架构改进为双端架构，并对NMOS开关电荷注入引起的非线性误差问题提出了改善措施，在电路中引入了开关栅极清零和电容器下极板电荷清零时序电路，使电路的线性度得到了很大的提升。考虑到DTC在实际应用中的性能限制，本研究提出应用斩波稳零（chopperstabilization）电路来降低电路的低频闪烁噪声贡献，并做了详尽的理论分析，因仿真器精度限制并未对其产生的作用做出验证。最终，根据仿真验证结果，测得DTC延迟步长在520fs左右，动态的积分非线性（INL）及微分非线性（DNL）误差均在保持在±0.2LSB之间。在1.2V的电源电压下，电路的整体功耗为1.14mW;在100kHz频偏处的相位噪声低于-145dBc/Hz。

关键词：数字时间转换器结构设计非线性误差相位噪声

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数字时间转换器杂散抑制

数字时间转换器杂散抑制

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作者：斯蒂芬·特尔蒂尼克彼得·普瑞勒托马斯·迈耶美国加利福尼亚州

本申请涉及数字时间转换器杂散抑制，讨论了用于改进数字时间转换器(DTC)的杂散频率性能的装置和方法。在示例中，该方法可包括在第一时刻在数字时间转换器的选择逻辑处接收代码，选择DTC的第一延迟路径以提供与代码相关联的延迟，将第... 详细信息

标准号: CN105281790A

本申请涉及数字时间转换器杂散抑制，讨论了用于改进数字时间转换器(DTC)的杂散频率性能的装置和方法。在示例中，该方法可包括在第一时刻在数字时间转换器的选择逻辑处接收代码，选择DTC的第一延迟路径以提供与代码相关联的延迟，将第二延迟路径与代码相关联，在第二时刻在选择逻辑处接收代码，并且选择DTC的第二延迟路径以提供与代码相关联的延迟。

关键词：数字时间转换器延迟路径相关联接收代码选择逻辑延迟第二时刻第一时刻频率性能杂散抑制杂散选择申请改进涉及讨论

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数字时间转换器（DTC）辅助的全数字锁相环（ADPLL）电路

数字时间转换器（DTC）辅助的全数字锁相环（ADPLL）电路

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作者：杨腾智陈雪松于锐刘苏鹏袁超新加坡新加坡市签名大厦樟宜商务园中央2#07-08 51号

标准号: CN111386657A

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数字时间转换器及其方法

数字时间转换器及其方法

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作者：林嘉亮赵煜中国台湾新竹市

一种数字时间转换器及调整输出时钟的方法。数字时间转换器包含反相器及可变源极退化网络。反相器于输入节点接收一输入时钟，并且于输出节点输出一输出时钟，可变源极退化网络受控于数字字元。反相器包含具有栅极端、漏极端及源极端的... 详细信息

标准号: CN110048722A

一种数字时间转换器及调整输出时钟的方法。数字时间转换器包含反相器及可变源极退化网络。反相器于输入节点接收一输入时钟，并且于输出节点输出一输出时钟，可变源极退化网络受控于数字字元。反相器包含具有栅极端、漏极端及源极端的晶体管，其中，栅极端耦接至输入节点，漏极端耦接至输出节点，源极端耦接至可变源极退化网络。可变源极退化网络包含电阻器以及数字控制电容器，其中，电阻器以及数字控制电容器为并联连接，数字控制电容器的电容值受控于数字字元。

关键词：可变源电容器数字控制反相器退化耦接数字时间转换器输出节点输出时钟输入节点数字字元电阻器漏极端源极端栅极端受控网络并联连接输入时钟电容晶体管输出

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