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T=题名（书名、题名），A=作者（责任者），K=主题词，P=出版物名称，PU=出版社名称，O=机构（作者单位、学位授予单位、专利申请人），L=中图分类号，C=学科分类号，U=全部字段，Y=年（出版发行年、学位年度、标准发布年）

检索规则说明：

AND代表“并且”；OR代表“或者”；NOT代表“不包含”；(注意必须大写,运算符两边需空一格)

检索范例：

范例一：(K=图书馆学 OR K=情报学) AND A=范并思 AND Y=1982-2016
范例二：P=计算机应用与软件 AND (U=C++ OR U=Basic) NOT K=Visual AND Y=2011-2016

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文献类型

43 篇 专利

馆藏范围

43 篇 电子文献
0 种 纸本馆藏

日期分布

机构

3 篇 中国航空无线电电...
2 篇 苏州浪潮智能科技...
2 篇 中国人民解放军国...
2 篇 山东华芯半导体有...
2 篇 西安交通大学
2 篇 中车大连电力牵引...
2 篇 中国石油集团测井...
2 篇 西安电子科技大学
2 篇 之江实验室
2 篇 电子科技大学
2 篇 北京航空航天大学
2 篇 华南理工大学
2 篇 北京遥感设备研究...
2 篇 浙江大学
2 篇 公安部上海消防研...
1 篇 深圳问道以芯科技...
1 篇 东南大学
1 篇 国家超级计算深圳...
1 篇 安世数擎信息科技...
1 篇 北京智芯半导体科...

作者

5 篇 刘刚
3 篇 张锋烽
3 篇 葛成
3 篇 徐丁海
2 篇 朱江
2 篇 刘大铕
2 篇 楼薇
2 篇 王荷兰
2 篇 曹成
2 篇 吴沙
2 篇 陈飞
2 篇 余牧溪
2 篇 曾华菘
2 篇 赵文哲
2 篇 潘国腾
2 篇 吴伟
2 篇 铁俊波
2 篇 杜振环
2 篇 周海亮
2 篇 史帅

语言

43 篇 中文

检索条件"主题词=数据流控制模块"

共 43 条记录，以下是21-30 订阅

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详细简洁

排序：

支持多算法多分组模式的加解密电路、方法及SOC系统

支持多算法多分组模式的加解密电路、方法及SOC系统

引用

作者：李宇聪王大伟刘建军易玲何杰黄超崔国宇 310053 浙江省杭州市滨江区浦沿街道六和路368号一幢(北)四楼A4070室

本发明涉及一种支持多算法多分组模式的加解密电路、方法及SOC系统，通过寄存器配置模块获取数据处理请求对寄存器中的配置参数进行配置生成配置信息，所述配置参数包括算法核类型、分组模式和工作模式，从而实现较为灵活的按需更改加... 详细信息

标准号: CN118363925A

本发明涉及一种支持多算法多分组模式的加解密电路、方法及SOC系统，通过寄存器配置模块获取数据处理请求对寄存器中的配置参数进行配置生成配置信息，所述配置参数包括算法核类型、分组模式和工作模式，从而实现较为灵活的按需更改加密算法类型、分组模式、工作模式等配置信息；通过数据流控制模块来根据所述配置信息控制所述待处理数据的流向，在不同的算法类型或分组模式下，数据流向不同的算法控制模块或数据处理模块，不需要针对不同的算法设计不同的外围电路，从而实现了多算法多分组模式的应用。总之，本发明通过加密算法核心的外围结构设计实现了支持高优先级计算流打断后的挂起和恢复，可以较为方便的通过更换算法核心来进行算法迭代升级。

关键词：分组模式算法配置信息工作模式加密算法配置参数寄存器配置模块数据流控制模块数据处理模块数据处理请求算法控制模块待处理数据优先级计算数据流向算法迭代算法类型算法设计外围电路外围结构寄存器加解密灵活的挂起打断电路配置升级应用恢复

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基于FPGA的时空图神经网络加速器结构

基于FPGA的时空图神经网络加速器结构

引用

作者：靳超黄典冯圣中 518055 广东省深圳市南山区西丽大学城笃学路9号

本发明公开了一种基于FPGA的时空图神经网络加速器结构，设计了张量和向量双加速模块并行处理的方式，向量加速模块执行稀疏矩阵相乘或者执行逐元素乘加运算，张量加速模块执行稠密矩阵相乘、偏置项相加以及不同激活函数的运算，而且系... 详细信息

标准号: CN114548391A

本发明公开了一种基于FPGA的时空图神经网络加速器结构，设计了张量和向量双加速模块并行处理的方式，向量加速模块执行稀疏矩阵相乘或者执行逐元素乘加运算，张量加速模块执行稠密矩阵相乘、偏置项相加以及不同激活函数的运算，而且系统控制模块控制所述张量加速模块和向量加速模块按照设定的计算时序完成与所述计算时序对应的计算，数据流控制模块控制张量加速模块和所述向量加速模块之间的数据流向以便循环完成计算，整个架构的设计实现了对三维时空图神经网络的高效处理，以简洁的方式实现了多功能函数的计算；由于可以实现多种神经网络模式的加速计算，可以向下兼容图卷积神经网络GCN和门控递归单元GRU等多种网络模型的加速，具备了更强的普适性。

关键词：加速模块神经网络相乘时序和向量时空图向量数据流控制模块神经网络模式系统控制模块加速器结构并行处理乘加运算稠密矩阵高效处理激活函数数据流向网络模型稀疏矩阵向下兼容普适性递归门控偏置相加运算三维架构

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一种基于特征图稀疏性的卷积神经网络加速器

一种基于特征图稀疏性的卷积神经网络加速器

引用

作者：秦华标李嘉鑫 510640 广东省广州市天河区五山路381号

本发明公开了一种基于特征图稀疏性的卷积神经网络加速器。所述卷积神经网络加速器包括输入特征图编码模块、权重编码模块、数据流控制模块、稀疏矩阵计算模块和总线；总线分别连接数据流控制模块、输入特征图编码模块、权重编码模块和... 详细信息

标准号: CN113077047B

本发明公开了一种基于特征图稀疏性的卷积神经网络加速器。所述卷积神经网络加速器包括输入特征图编码模块、权重编码模块、数据流控制模块、稀疏矩阵计算模块和总线；总线分别连接数据流控制模块、输入特征图编码模块、权重编码模块和稀疏矩阵计算模块；输入特征图编码模块根据特征图中的0元素，对特征图编码；权重编码模块根据输入特征图编码模块的编码信息，为稀疏矩阵计算模块提供对应的权重数据；数据流控制模块根据寄存器信息控制其余模块的工作模式；稀疏矩阵计算模块使用输入特征图编码模块和权重编码模块提供的数据进行卷积计算。本发明可以将加速器切换为利用权重中的稀疏性，可以灵活应用，对稀疏权重加以支持。

关键词：权重输入特征图编码编码模块计算模块稀疏矩阵数据流控制模块特征图加速器卷积神经网络稀疏性总线寄存器信息编码信息工作模式卷积计算权重数据稀疏灵活应用

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一种可脱机工作的高速SpaceWire光纤链路测试卡

一种可脱机工作的高速SpaceWire光纤链路测试卡

引用

作者：伊小素曾华菘张春熹杨居朋熊瑞 100191 北京市海淀区学院路37号

本发明公开了一种可脱机工作的高速SpaceWire光纤链路测试卡，包括主控FPGA以及分别与主控FPGA连接的SPW接口、存储芯片和USB接口，USB接口与上位机互连，SPW接口包括SPW光纤接口和SPW电缆接口，所述主控FPGA包括SPW接口控制模块、指令... 详细信息

标准号: CN110198186B

本发明公开了一种可脱机工作的高速SpaceWire光纤链路测试卡，包括主控FPGA以及分别与主控FPGA连接的SPW接口、存储芯片和USB接口，USB接口与上位机互连，SPW接口包括SPW光纤接口和SPW电缆接口，所述主控FPGA包括SPW接口控制模块、指令解析与响应模块、控制寄存器模块、USB接口控制模块、数据流控制模块、数据缓存模块。本发明的测试卡可通过上位机对其进行控制与配置；可以以在线或脱机的方式工作；可以模拟SPW光纤网络设备的数据收发功能，同时可以对SPW光纤链路进行监控记录，并将结果上传至上位机进行显示，从而能够方便快捷地对SPW光纤网络系统进行测试验证。

关键词：主控FPGA 光纤链路测试卡上位机脱机控制寄存器模块数据流控制模块光纤网络设备光纤网络系统接口控制模块数据缓存模块数据收发功能存储芯片电缆接口光纤接口监控记录结果上传响应模块指令解析互连位机验证测试配置

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基于FPGA的相位噪声数据流处理装置及方法

基于FPGA的相位噪声数据流处理装置及方法

引用

作者：黄武煌谭峰吴伟廖霜史帅杨扩军邱渡裕张沁川王厚军 611731 四川省成都市高新区(西区)西源大道2006号

本发明公开了一种基于FPGA的相位噪声数据流处理装置及方法，该装置包括数据处理模块、时钟管理模块、控制模块、数据流控制模块和FFT模块；数据处理模块包括多级抽取滤波单元，对输入相位噪声信号抽取滤波产生多级不同采样率的相位噪... 详细信息

标准号: CN111722027B

本发明公开了一种基于FPGA的相位噪声数据流处理装置及方法，该装置包括数据处理模块、时钟管理模块、控制模块、数据流控制模块和FFT模块；数据处理模块包括多级抽取滤波单元，对输入相位噪声信号抽取滤波产生多级不同采样率的相位噪声数据流；时钟管理模块用于产生各级抽取滤波单元所需的时钟信号；控制模块用于产生控制各级抽取滤波单元的复位信号；数据流控制模块用于调整每一级相位噪声数据流输入FFT模块的数据长度和时钟频率；FFT模块用于计算各级相位噪声数据流的频域信息。本发明在FPGA内部实现了抽取滤波和数据处理的设计，提高了相位噪声数据的处理速度，减少了数据传输过程中的延迟与发生传输错误的可能性，同时还减低了系统复杂度。

关键词：抽取滤波相位噪声数据流数据流控制模块时钟管理模块数据处理模块控制模块数据流处理装置数据传输过程相位噪声数据系统复杂度复位信号频域信息时钟频率时钟信号输入相位数据处理噪声信号采样率每一级延迟传输

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一种电子相框装置

一种电子相框装置

引用

作者：李彬华赵盼孜 650093 云南省昆明市五华区学府路253号

本实用新型涉及一种电子相框装置，属于电子显示技术领域。本实用新型包括SD卡相关模块、数据流控制模块、DDR3控制模块、VGA显示驱动模块、LED信号指示灯模块、JTAG模块、按键模块；所述SD卡相关模块包括SD卡控制模块、SD卡读模块；数... 详细信息

标准号: CN207068385U

本实用新型涉及一种电子相框装置，属于电子显示技术领域。本实用新型包括SD卡相关模块、数据流控制模块、DDR3控制模块、VGA显示驱动模块、LED信号指示灯模块、JTAG模块、按键模块；所述SD卡相关模块包括SD卡控制模块、SD卡读模块；数据流控制模块分别与SD卡相关模块、DDR3控制模块、VGA显示驱动模块、LED信号指示灯模块、JTAG模块、按键模块连接。本实用新型并不局限于自带的液晶驱动外设进行显示，而是连接任何具有VGA接口的屏幕尺寸较大的显示设备便可方便的进行显示；本实用新型设计合理，构思巧妙，操作简单，实时性好，改善图片的视觉效果，适于广泛推广。

关键词：本实用新型数据流控制模块按键模块控制模块驱动模块电子显示技术电子相框实时性好视觉效果显示设备液晶驱动自带外设局限屏幕图片

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一种CML视频记录仪

一种CML视频记录仪

引用

作者：杨帆 710065 陕西省西安市高新区长安科技产业园创业大道6号2幢4楼

本实用新型涉及一种CML视频记录仪，包括用于采集数字视频的CML单元，TLK1501芯片，晶振单元，FPGA芯片，EMMC芯片和上位机接口，所述CML单元的输出端与TLK1501芯片的输入端电连接，所述TLK1501芯片还连接有晶振单元；TLK1501芯片的输... 详细信息

标准号: CN209435332U

本实用新型涉及一种CML视频记录仪，包括用于采集数字视频的CML单元，TLK1501芯片，晶振单元，FPGA芯片，EMMC芯片和上位机接口，所述CML单元的输出端与TLK1501芯片的输入端电连接，所述TLK1501芯片还连接有晶振单元；TLK1501芯片的输出端同所述FPGA芯片的数据接口连接；数据接口输出端连接FIFO缓存模块输入端，FIFO缓存模块输出端连接FIFO控制器输入端；I/O模块输出端连接FLASH数据流控制模块输入端，FLASH数据流控制模块还分别与命令解析模块，FIFO控制器和FLASH控制器相连接；所述TCP上行数据模块输出端连接命令解析模块输入端，命令解析模块输出端连接TCP下行数据模块输入端，本实用新型结构紧凑，抗冲击过载能力强，接口简单，存储方便。

关键词：输出端连接输入端芯片数据流控制模块命令解析模块本实用新型晶振单元数据接口输出端输入端电连接模块输出端模块输入端上位机接口视频记录仪存储方便过载能力解析模块连接命令上行数据数字视频下行数据抗冲击采集

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一种统计数据0和1翻转比特数的装置和方法

一种统计数据0和1翻转比特数的装置和方法

引用

作者：朱苏雁刘大铕王彬曹成 250101 山东省济南市高新区新泺大街1768号齐鲁软件园大厦B座二层

本发明公开一种统计数据0和1翻转比特数的装置和方法，所述装置包括配置模块、命令FIFO、应答FIFO、数据流控制模块、加法器、master接口1和master接口2，数据流控制模块包括命令处理模块和数据处理模块，配置模块与控制总线相连，用于... 详细信息

标准号: CN110888765A

本发明公开一种统计数据0和1翻转比特数的装置和方法，所述装置包括配置模块、命令FIFO、应答FIFO、数据流控制模块、加法器、master接口1和master接口2，数据流控制模块包括命令处理模块和数据处理模块，配置模块与控制总线相连，用于接收外部CPU通过控制总线写入的配置信息和启动信号，命令FIFO连接于配置模块与命令处理模块之间，用于接收、存储配置模块写入的配置信息并将配置信息写入命令处理模块。本发明采用两个master接口同时取数，不必额外开辟空间对中间数据进行存储，简化设计。同时本装置支持多条命令，支持大数量操作，大大提升整体系统效率，节约测试时间。

关键词：配置模块配置信息数据流控制模块命令处理模块控制总线写入数据处理模块整体系统效率处理模块存储配置启动信号统计数据写入命令中间数据外部CPU 翻转比特数加法器应答存储测试节约

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一种通用可配置MSK或QPSK直序扩频调制系统及方法

一种通用可配置MSK或QPSK直序扩频调制系统及方法

引用

作者：余牧溪刘志哲赵晨旭丁佳灵修于杰 100854 北京市海淀区永定路51号

本发明公开了一种通用可配置MSK或QPSK直序扩频调制系统及方法，其中，所述输出速率控制模块(1)通过多级联计数器实现扩频速率控制；所述数据流控制模块(2)实现按扩频速率形成基带数据流；所述MSK/QPSK复用扩频过程模块(3)完成差分编码... 详细信息

标准号: CN110336581B

本发明公开了一种通用可配置MSK或QPSK直序扩频调制系统及方法，其中，所述输出速率控制模块(1)通过多级联计数器实现扩频速率控制；所述数据流控制模块(2)实现按扩频速率形成基带数据流；所述MSK/QPSK复用扩频过程模块(3)完成差分编码、串并转换、扩频码映射和星座图映射等扩频功能；MSK模式下扩频数据流经过所述NCO混频模块(4)输出调制结果，QPSK模式下扩频数据流经过所述成型滤波模块输出或直接输出调制结果。本发明能可选实现QPSK或MSK扩频调制运算，且码速率、PN码长度内容等均可动态配置，避免重复设计。

关键词：扩频数据流扩频调制输出调制数据流控制模块输出速率控制计数器基带数据流可动态配置星座图映射差分编码长度内容串并转换复用扩频过程模块混频模块滤波模块速率控制多级联可配置扩频码映射可选直序成型运算输出通用重复

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一种用于FPGA原型验证的DisplayPort接口速度桥系统

一种用于FPGA原型验证的DisplayPort接口速度桥系统

引用

作者：潘国腾欧国东吴沙王忠弈马鑫夏永乐周海亮罗莉荀长庆周理铁俊波 410073 湖南省长沙市开福区德雅路109号

本发明属于集成电路设计验证领域，公开了一种用于FPGA原型验证的DisplayPort接口速度桥系统。本发明包括数据接收解析模块、数据流控制模块、选通器、测试图生成模块、写缓存管理模块、读缓存管理模块和缓存。本发明系统为硬件方案，... 详细信息

标准号: CN111475452A

本发明属于集成电路设计验证领域，公开了一种用于FPGA原型验证的DisplayPort接口速度桥系统。本发明包括数据接收解析模块、数据流控制模块、选通器、测试图生成模块、写缓存管理模块、读缓存管理模块和缓存。本发明系统为硬件方案，实现了识别训练数据和图像数据、数据帧缓存、数据帧读取和输出等功能，缓存接口采用AXI4总线接口协议。所有功能都是RTL可综合，可以集成在被验证的DisplayPort控制器所在的FPGA内实现，且对被验证的系统中其他模块无影响，节约了硬件和测试成本，提升测试效率和测试可靠性。本发明还可以应用于硬件仿真加速器验证，可以支持当前所发布的DisplayPort协议标准的所有版本。

关键词：验证数据流控制模块读取缓存管理模块集成电路设计测试可靠性数据帧缓存测试成本测试效率管理模块缓存接口解析模块生成模块识别训练数据接收图像数据协议标准硬件仿真总线接口控制器测试图桥系统数据帧写缓存选通器加速器原型输出节约发布应用

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