ESD（静电放电）是影响集成电路可靠性的主要因素之一，存在于生产到使用的每一个环节，已经成为开发新一代工艺技术的难点。ESD防护设计和工艺条件密切相关。只有对ESD损伤失效物理机制和工艺条件有一个好的理解，才能设计出好的防护结构。\n 论文从器件的物理基础入手，研究了器件损伤的物理机制。分析认为雪崩热空穴注入栅氧化层，产生界面态和大量中性陷阱，引起阈值电压增大，亚阈值电流减小，造成关态漏泄漏电流的退化。同时发现器件内部温度越高，MOSFET栅氧化层注入机制就越强，引起的损伤也就越大。\n 论文结合实际工艺，对比了0．18μmCMOS工艺下Silicide和Non-Silicide工艺技术，发现使用了Non-Silicide工艺技术的器件，当漏端镇流电阻变大，增强了插指晶体管的导通均匀性，并使得主要电流泄放通路远离Si-SiO2表面，有利于器件热量的散发；DCGS（Drain Contact to Gate Space）的增加可以提高漏端镇流电阻；而SCGS（Source Contact to Gate Space）增大时，源端镇流电阻的增大对ESD影响有限。这为后续的电路和版图设计提供了合理的物理基础。\n 论文从输入、输出、电源和地、多电源以及全芯片角度，系统、全方位的设计了一款ADC（Analog to Digital Converter），芯片的ESD防护电路，并创新性的设计了电源到地之间的电路结构。该电路在检测电路部分加了一个NMOS反馈器件，同时在检测电路的下一级使用了动态传输结构。反馈器件能够提高电路中各器件工作状态的转换速度，使得保护电路能够及时关闭，避免箝位器件栅极电流保持过长时间，保护了箝位器件的栅极。研究结果证明了这种新型保护电路的有效性。
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