检索结果-内蒙古大学图书馆

作者：周海涛东南大学

学位级别：硕士

随着信息时代的发展,人们对数据的传输速率要求越来越高。在高速数据传输中,并行通信由于各种非理想因素逐渐被串行通信所取代。Ser Des作为主流的串行通信技术被广泛地应用于高速数据传输场合。而时钟与数据恢复电路（CDR）作为Ser De... 详细信息

随着信息时代的发展,人们对数据的传输速率要求越来越高。在高速数据传输中,并行通信由于各种非理想因素逐渐被串行通信所取代。Ser Des作为主流的串行通信技术被广泛地应用于高速数据传输场合。而时钟与数据恢复电路（CDR）作为Ser Des接收系统的核心模块直接决定着串行通信的最高速率以及传输数据的质量好坏。本文采用40nm CMOS工艺设计了工作在40Gbit/s的输入数据速率下的时钟与数据恢复电路。主要模块包括:半速率Bang-Bang鉴相器,V/I转换电路,低通滤波器,正交LC压控振荡器和缓冲器。从原理上对Bang-Bang CDR的抖动特性进行了详细的分析,构建了非线性CDR的抖动模型,用于指导Bang-Bang CDR的设计。采用半速率结构的Bang-Bang鉴相器可以满足对于高输入数据速率的要求;采用低相位噪声的正交LC压控振荡器可以降低恢复时钟和数据的抖动。为了提高鉴相器工作速度,本文采用电流模逻辑实现鉴相器电路设计,并对电路参数进行相应的优化进一步提升电路的工作速度。使用对称结构的异或门（XOR）,降低由于路径延时的不同导致鉴相器的输出结果产生的误差。将V/I转换电路和XOR组合设计,通过电流镜结构完成电流信号的传输,可以让V/I转换电路在更高的速率下工作。同时对V/I转换电路的参数进行优化,降低电流失配产生的影响。采用三级电流模逻辑缓冲器,以提升正交压控振荡器的驱动能力。本文给出了40Gbit/s CDR的电路设计,版图设计,以及前仿真和后仿真结果。芯片核心区域面积为0.484mm2。后仿真结果表明在电源电压1.1V下,正交压控振荡器调谐范围为19.9GHz-20.65GHz,在tt工艺角27℃下,当控制电压为0.5V时,正交压控振荡器的相位噪声为-99.6373d Bc/Hz@1MHz。时钟与数据恢复电路锁定时间为100ns,可以实现从输入40Gbit/s的数据中恢复出两路正交的20GHz的时钟信号,同时将输入数据分接为两路20Gbit/s的并行输出数据。其中时钟抖动为0.30886ps,两路并行的数据抖动分别为2.5584ps,2.9461ps。

关键词：时钟与数据恢复电路正交压控振荡器半速率Bang-Bang鉴相器

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面向400G的光通信的时钟与数据恢复电路设计

面向400G的光通信的时钟与数据恢复电路设计

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作者：杨云棋辽宁大学

学位级别：硕士

随着人工智能和机器学习技术的快速发展,大规模数据中心的需求也越来越迫切。这些数据中心需要处理大量的数据,进行复杂的计算和分析,因此需要高效的计算资源和大容量的存储设备。为了提高计算效率和资源利用率,数据中心通常会将计算、... 详细信息

随着人工智能和机器学习技术的快速发展,大规模数据中心的需求也越来越迫切。这些数据中心需要处理大量的数据,进行复杂的计算和分析,因此需要高效的计算资源和大容量的存储设备。为了提高计算效率和资源利用率,数据中心通常会将计算、内存和存储等资源分配到不同的资源池中,以实现资源共享和优化。高带宽、低延迟和低功耗的互连技术也是数据中心中非常重要的一部分。数据中心中的服务器、存储设备和网络设备之间需要快速、可靠地进行通信,以保证数据的传输和处理效率。因此,高速光互连等技术被广泛应用于数据中心中,以满足高性能计算和大规模数据处理的需求。本文针对400G应用速率场景下的时钟与数据恢复电路(Clock and Data Recovery,CDR)电路关键技术展开研究,分别在28nm CMOS工艺和45nm SOI CMOS工艺下完成了发射机CDR电路和接收机CDR电路两款芯片的设计与实现。可通过8通道的形式组成400G光收发需求的CDR电路阵列。采用28nm CMOS工艺,设计了一款应用于400G光通信发射机的单通道数据率为56Gbps的时钟与数据恢复电路。同样采用改进型数字相位插值器型CDR架构组成8通道架构,利用采样阵列技术实了二分之一速率两倍过采样,输入数据编码为PAM4码型,芯片面积为571 μm × 190 μm,功耗约280 mW,其恢复数据的峰峰值抖动为945fs,恢复时钟的峰峰值抖动为760fs,时钟相位噪声分别为-102.34dB/Hz@100KHz、-118.9dB/Hz@1MHz 和-124.15dB/Hz@10MHz,能够在300 ns内进入锁定状态。采用45nm SOI CMOS工艺,设计了一款应用于400G光通信接收机的单通道数据率为56Gbps的时钟与数据恢复电路。采用改进型数字相位插值器型CDR架构组成8通道架构,利用积分鉴相技术实现了四分之一速率波特率采样,输入数据编码为NRZ码型,芯片面积为855 μm × 432 μm,功耗约300 mW,其恢复数据的峰峰值抖动为1.66 ps,恢复时钟的峰峰值抖动为1.14 ps,时钟相位噪声分别为-92.34dB/Hz@100KHz、-115.22dB/Hz@1MHz 和-125.84dB/Hz@10MHz,能够在400 ns内进入锁定状态。

关键词：光通信收发机时钟与数据恢复电路高速率低抖动

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1.2Gbps串行通信中的时钟与数据恢复电路设计

1.2Gbps串行通信中的时钟与数据恢复电路设计

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作者：齐春华哈尔滨工业大学

学位级别：硕士

在如今的高速数据传输领域中，串行链路通信系统已经逐渐取代了并行链路通信系统。串行通信技术的迅猛发展，使得人们对串行通信系统中的时钟与数据恢复电路越来越关注。时钟与数据恢复电路作为串行通信系统的核心部件，对整个串行系统... 详细信息

在如今的高速数据传输领域中，串行链路通信系统已经逐渐取代了并行链路通信系统。串行通信技术的迅猛发展，使得人们对串行通信系统中的时钟与数据恢复电路越来越关注。时钟与数据恢复电路作为串行通信系统的核心部件，对整个串行系统的接收端起着至关重要的作用。它的性能好坏，将直接影响到接收端输出数据的正确与否。本文采用了基于双锁相环环路的全速率时钟与数据恢复电路的结构，并对该结构进行了详细的分析，且在分析中指出所采用的时钟与数据恢复电路存在二倍数据速率锁定的问题，进而提出了带有监测及消除二倍数据速率锁定功能的时钟与数据恢复电路。为了验证改进结构的正确性，本文对其建立了行为级模型，并用1.2Gbps的输入数据对其进行了仿真测试，测试结果显示改进后的时钟与数据恢复电路功能正确。在行为级验证完成后，本文在SMIC0.18微米CMOS工艺下，对改进后的时钟与数据恢复电路进行了电路设计和版图设计。在输入信号为215-1伪随机码时，电路仿真结果显示，改进后的时钟与数据恢复电路完成时钟恢复所用的时间为200ns，恢复出时钟眼图的抖动峰峰值为19.8ps，重定时后数据眼图的抖动峰峰值为21.33ps，且恢复的时钟与数据的电压峰峰值在700mV左右。在1.8V电源电压下工作时，所产生的静态功耗为97mW。版图的后仿真结果显示，时钟与数据恢复电路完成时钟恢复的时间为300ns，恢复出时钟眼图的抖动峰峰值为65.34ps，重定时后数据眼图的抖动峰峰值为73.83ps，且恢复的时钟与数据的电压峰峰值与前仿真结果相同。时钟与数据恢复电路最终版图的面积为658μm×643μm。

关键词：时钟与数据恢复电路锁相环抖动

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时钟与数据恢复电路

时钟与数据恢复电路

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作者：佐伯贵范日本神奈川

本发明提供一种时钟与数据恢复电路，易于调整频率范围和特性。包括：移相电路101，该电路具有以多相时钟为输入，从中选择输出多组时钟对的开关，及以从开关的输出的多组时钟对为输入，以对该时钟对的相位差进行内分的时间，输出规定... 详细信息

标准号: CN1196264C

本发明提供一种时钟与数据恢复电路，易于调整频率范围和特性。包括：移相电路101，该电路具有以多相时钟为输入，从中选择输出多组时钟对的开关，及以从开关的输出的多组时钟对为输入，以对该时钟对的相位差进行内分的时间，输出规定延迟时间的信号的多个内插器；多个锁存电路102，根据从移相电路101分别输出的信号，输出对输入数据进行锁存的输出数据；计数器103，对多个锁存电路的输出进行计数；滤波器105，对计数器的输出在规定时间上进行平均；解码器106，对滤波器的输出进行解码；以及选择电路104，以从多个锁存电路所输出的数据、和从多个内插器中规定的内插器输出的时钟为一组作为输入，选择输出的数据和时钟对。

关键词：锁存电路电路内插器滤波器计数器移相时钟与数据恢复电路规定延迟时间解码器解码规定时间频率范围输出数据相位差多相锁存计数

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时钟与数据恢复电路及其时钟控制方法

时钟与数据恢复电路及其时钟控制方法

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作者：佐伯贵范日本神奈川

本发明提供一种时钟与数据恢复电路及方法，易于调整频率范围和特性。包括：移相电路101，该电路具有以多相时钟为输入，从中选择输出多组时钟对的开关，及以从开关的输出的多组时钟对为输入，以对该时钟对的相位差进行内分的时间，输... 详细信息

标准号: CN1303758C

本发明提供一种时钟与数据恢复电路及方法，易于调整频率范围和特性。包括：移相电路101，该电路具有以多相时钟为输入，从中选择输出多组时钟对的开关，及以从开关的输出的多组时钟对为输入，以对该时钟对的相位差进行内分的时间，输出规定延迟时间的信号的多个内插器；多个锁存电路102，根据从移相电路101分别输出的信号，输出对输入数据进行锁存的输出数据；计数器103，对多个锁存电路的输出进行计数；滤波器105，对计数器的输出在规定时间上进行平均；解码器106，对滤波器的输出进行解码；以及选择电路104，以从多个锁存电路所输出的数据、和从多个内插器中规定的内插器输出的时钟为一组作为输入，选择输出的数据和时钟对。

关键词：锁存电路电路内插器滤波器计数器移相时钟与数据恢复电路规定延迟时间解码器解码规定时间频率范围输出数据相位差多相锁存计数

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时钟与数据恢复电路以及具有该电路的集成芯片

时钟与数据恢复电路以及具有该电路的集成芯片

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作者：李奇 100086 北京市海淀区北京市海淀区中关村南大街2号数码大厦B座1503室

本发明提供了一种时钟与数据恢复电路以及具有该电路的集成芯片，其中，时钟与数据恢复电路的频率调整环路包括：频率检测器，第一输入端用于输入数据；第一电荷泵，输入端与频率检测器的输出端连接，输出端形成控制节点；电阻，其一端... 详细信息

标准号: CN102064825A

本发明提供了一种时钟与数据恢复电路以及具有该电路的集成芯片，其中，时钟与数据恢复电路的频率调整环路包括：频率检测器，第一输入端用于输入数据；第一电荷泵，输入端与频率检测器的输出端连接，输出端形成控制节点；电阻，其一端连接至控制节点；压控振荡器，输入端与电阻的另一端连接，输出端连接有时钟输出端子，并与频率检测器的第二输入端连接；电容，一端与控制节点连接，另一端接地；电压跟随器，正极输入端连接至电压源，输出端与负极输入端连接后连接至控制节点。本发明使时钟与数据恢复电路无需外界提供参考时钟信号，降低了成本。同时，不需要在输入数据前必须通过发送时钟信号进行训练，使用较为灵活。

关键词：输入端连接输出端时钟与数据恢复电路频率检测器电阻参考时钟信号时钟输出端子正极电压跟随器压控振荡器集成芯片节点连接频率调整时钟信号负极接地电荷泵电压源电容电路训练

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内置抖动测试功能的时钟与数据恢复电路及其方法

内置抖动测试功能的时钟与数据恢复电路及其方法

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作者：吴佩憙中国台湾新竹

根据本发明的一实施例，提供了一种具有内置抖动测试功能的时钟与数据恢复电路，在时钟与数据恢复电路回路内部的滤波器加载抖动，造成相位扰动干扰，以测试时钟与数据恢复电路的抖动容忍度。本发明只需增加少量面积，即可大幅降低IC测... 详细信息

标准号: CN102647185A

根据本发明的一实施例，提供了一种具有内置抖动测试功能的时钟与数据恢复电路，在时钟与数据恢复电路回路内部的滤波器加载抖动，造成相位扰动干扰，以测试时钟与数据恢复电路的抖动容忍度。本发明只需增加少量面积，即可大幅降低IC测试成本。

关键词：抖动时钟与数据恢复电路滤波器数据恢复电路测试成本测试功能测试时钟扰动加载内置干扰内部

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内置抖动测试功能的时钟与数据恢复电路及其方法

内置抖动测试功能的时钟与数据恢复电路及其方法

引用

作者：吴佩憙中国台湾新竹

标准号: CN102647185B

关键词：抖动时钟与数据恢复电路滤波器数据恢复电路测试成本测试功能测试时钟扰动加载内置干扰内部

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一种时钟与数据恢复电路和模拟电路的行为级建模方法

一种时钟与数据恢复电路和模拟电路的行为级建模方法

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作者：易律凡文冠果陈莹梅陈学辉 518057 广东省深圳市南山区高新技术产业园科技南路中兴通讯大厦法务部

本发明提供一种时钟与数据恢复电路的行为级建模方法，包括：步骤1、将时钟与数据恢复电路中的电路模块划分为数字电路模块和模拟电路模块；步骤2、根据上述划分好的电路模块，分别采用Verilog语言进行描述。本发明还提供一种模拟电路... 详细信息

标准号: CN103425810A

本发明提供一种时钟与数据恢复电路的行为级建模方法，包括：步骤1、将时钟与数据恢复电路中的电路模块划分为数字电路模块和模拟电路模块；步骤2、根据上述划分好的电路模块，分别采用Verilog语言进行描述。本发明还提供一种模拟电路的行为级建模方法。通过本发明提供一种时钟与数据恢复电路和模拟电路的行为级建模方法，可以采用Verilog硬件描述语言对时钟与数据恢复电路进行行为级建模，将所有的模拟电路建模在一个模块中，克服了Verilog语言不支持对模拟电压、电流建模和仿真的困难，可以供逻辑验证工程师用数字仿真器做顶层验证，提高了模型验证的效率。

关键词：时钟与数据恢复电路行为级建模模拟电路电路模块建模模拟电路模块数字电路模块硬件描述语言数字仿真器逻辑验证模拟电压模型验证顶层电流语言工程师验证

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基于相位插值器的可编程时钟与数据恢复电路设计

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微电子学 2024年第4期54卷 617-624页

作者：余彬杨海钢卢丽珍舒毅范迪山东科技大学电子信息工程学院山东青岛266590 山东产研集成电路产业研究院有限公司济南250000 山东芯慧微电子科技有限公司济南250100

当时钟与数据恢复电路(Clock and Data Recovery,CDR)作为FPGA内嵌的电路模块时,需要具备灵活的应用配置以适应不同协议下的通信需求。根据不同协议对CDR性能指标的要求,通过量化环路带宽、环路延迟及恢复时钟抖动三者之间的关系对CDR... 详细信息

当时钟与数据恢复电路(Clock and Data Recovery,CDR)作为FPGA内嵌的电路模块时,需要具备灵活的应用配置以适应不同协议下的通信需求。根据不同协议对CDR性能指标的要求,通过量化环路带宽、环路延迟及恢复时钟抖动三者之间的关系对CDR电路进行建模,经过数学分析得到电路各部分模块的最佳增益系数作为配置参数。此外通过控制状态机的工作状态切换实现环路的快速锁定机制,极大地降低了环路锁定时间。基于SMIC 28 nm CMOS工艺,设计了一款数据输入范围在1.5 G~12.5 Gbit/s、参数可编程的PI-CDR电路,适用于8 B/10 B、PRBS的数据调制方式。经过后仿测试,电路最大可追踪1250×10^(-6)的频差,环路锁定时间小于151 ns。

关键词：时钟与数据恢复电路环路滤波器相位插值器 FPGA

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