检索结果-内蒙古大学图书馆

锁相环时钟产生器是集成电路系统中一个十分关键的模块，其被广泛用于产生各种片上高质量时钟信号。在诸如无线收发机、高速模数转换器、高速串行接口等片上系统中，锁相环时钟产生器的功耗和抖动性能极大地影响着系统的整体性能，具有重要的意义。本文针对低功耗低抖动锁相环时钟产生器进行了深入的研究。　　提出了一种新型的亚采样注入锁定锁相环(SS-ILPLL)自适应注入时序调整和自动注入锁定技术。该技术能够自适应调整注入脉冲时序，使SS-ILPLL注入锁定能够自动进行，具有较强的抗环境干扰能力。SS-ILPLL中的亚采样机制和注入锁定机制共同作用，有效减小了输出信号的抖动。采用65nm CMOS工艺对SS-ILPLL进行了设计并流片验证。测试结果表明，SS-ILPLL输出频率范围为2.4-3.2GHz。当输出频率为3.2GHz时，在PVT变化范围内，均方根抖动小于150fs，功耗为7.4mW，FoM值为-249dB，并且具有较强的抗环境干扰能力。　　提出了一种新型基于标准单元的DCO频率调谐电路，注入脉冲产生和数控延迟调节电路，设计了一种低抖动全综合注入锁定砰砰型锁相环(SILBBPLL)。该技术提高了DCO调谐分辨率，降低了SILBBPLL的参考杂散。采用65nm CMOS工艺对SILBBPLL进行了设计并流片验证。测试结果表明，SILBBPLL频率输出范围为0.45-1.8GHz。当输出频率为1.8GHz时，均方根抖动为1.1ps，功耗为1.5mW@0.8V，参考杂散为-50.9dBc。SILBBPLL的核心面积为0.008mm2，FoM值为-237.4dB。　　提出了一种新型的毫米波全数字锁相环(ADPLL)的时间数字转换技术。该技术利用一个模数转换器(ADC)对反馈信号电压进行采样和模数转换，等效为时间到数字的转换，以低的功耗实现了高的时间分辨率，有效降低了量化噪声。采用65nm CMOS工艺对毫米波ADPLL进行了设计。后仿真结果表明，ADPLL输出频率范围为25-29GHz。在输出信号为27.2GHz时，功耗为32.7mW,DCO相位噪声为-100dB/Hz@1MHz。ADC的等效时间分辨率达到0.6ps，有效减小了毫米波ADPLL输出信号的抖动。

关键词：集成电路锁相环时钟产生器抖动性能

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高速串行接口发送器和时钟产生器关键技术研究

高速串行接口发送器和时钟产生器关键技术研究

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作者：白旭中国科学院大学

学位级别：博士

随着集成电路工艺的不断进步，与芯片集成度的不断提升，5G通信、人工智能和物联网技术已广泛地应用于工业和生活的各个领域。高速串行接口电路作为数据通信的桥梁，在信息传递中发挥着重要的作用。数据率为8-10Gbps的高速串行接口是PCI... 详细信息

随着集成电路工艺的不断进步，与芯片集成度的不断提升，5G通信、人工智能和物联网技术已广泛地应用于工业和生活的各个领域。高速串行接口电路作为数据通信的桥梁，在信息传递中发挥着重要的作用。数据率为8-10Gbps的高速串行接口是PCIe、USB和SPF等协议接口的核心技术，广泛地应用于电脑显示互联、高速背板互联、存储数据交换和高速网络等领域，具有巨大的应用需求。本论文以高性能和低功耗为目标，对高速串行接口发送器和时钟产生器关键技术进行深入研究。提出了一些创新技术，解决了高速串行接口发送器和时钟产生器的设计难题。成果如下:(1)针对低功耗、宽均衡补偿范围、大输出摆幅发送器的应用需求，设计了一款8Gbps全摆幅电压模发送器，提出了一种基于锁存单元和复用缓冲单元的2串1电路，大幅度提升电路能效。提出了一种基于差分时钟交叉采样的3阶奇偶数据错位补偿前馈均衡技术，并通过均衡系数配置，实现了发送器-21.5dB的宽均衡补偿范围。提出了一种连续可调、高精度、动态环路同步模拟阻抗校正技术，最大校正误差小于0.02％，减小了信号反射损耗。(2)为进一步优化发送器眼图，设计了一款10Gbps低抖动高速串行发送器。提出了一种零极点消除多档位模拟均衡调制技术，改善了信号眼图，大幅度提高了电路的抗噪声能力。(3)针对收发器同步时钟的应用需求，设计了一款8GHz双环路LC压控振荡器型时钟产生器，实现了7.4-10.6GHz宽频输出频率覆盖。提出了一种误差可调片上锁定检测技术，通过调节检测误差精度，提高了锁相环锁定状态检测的灵活性。　　最后，本论文采用SMIC55nm工艺对高速串行发送器和时钟产生器进行设计与流片验证。发送器的面积为0.024mm2，最大功耗为16.4mW，时钟产生器的面积为0.2114mm2，功耗为15.6mW。测试结果表明:发送器工作在8Gbps时，电路的能效值小于1.71mW/Gbps.V。在3阶均衡设计下，经过18dB信道衰减，发送器的输出幅度为148mV，眼开为0.45UI，说明发送器具有良好的均衡性能。时钟产生器锁定在8GHz时，在1MHz频偏处的相位噪声为-98.6dBc/Hz。在整个频率范围内，时钟产生器的参考杂散为-56.6dB，满足PCIe Gen3协议对时钟的要求。

关键词：高速串行接口电压模发送器时钟产生器模拟阻抗校正

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基于DLL的多相位时钟产生器的设计

基于DLL的多相位时钟产生器的设计

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作者：陈中盟华南理工大学

学位级别：硕士

延时锁相环(Delay Locked Loop,简称DLL)与锁相环(Phase Locked Loop,简称PLL)相比,稳定特性更好,时钟抖动更低,因此得到了广泛的应用,本文就DLL在高性能时钟产生器的应用上进行了研究,采用CMOS工艺设计了基于DLL的多相位时钟产生器。传... 详细信息

延时锁相环(Delay Locked Loop,简称DLL)与锁相环(Phase Locked Loop,简称PLL)相比,稳定特性更好,时钟抖动更低,因此得到了广泛的应用,本文就DLL在高性能时钟产生器的应用上进行了研究,采用CMOS工艺设计了基于DLL的多相位时钟产生器。传统DLL由于在宽频率工作范围中存在无法锁定以及谐波锁定的问题,从而使DLL的工作频率范围受限,为了克服上述问题,首先,分析了传统DLL的工作原理及问题存在的原因;然后,设计了一种新结构的DLL,在传统DLL结构中加入了启动控制模块和新结构的鉴相器,使DLL环路滤波电容的电压在电源上电时上拉至电源电压,新结构鉴相器把DLL整个锁定过程分为粗调和微调两个阶段,粗调阶段克服了传统DLL中的无法锁定和谐波锁定问题,而且减小了DLL的锁定时间,并用Verilog-A对新DLL结构建模,论证了新结构的可行性;在电路级设计中,从电路结构上进行优化,做到了功耗、面积与性能的折衷,设计了高性能的电荷泵,减小了充电电流和放电电流的失配,从而减小了DLL的锁定误差,压控延时单元(Voltage Controlled Delay Line,简称VCDL)采用差分输入和差分输出的结构,从而提高了DLL的抗噪声性能。基于DLL的多相位时钟产生器能输出8相位时钟,相邻时钟间隔为45度,采用GSMC 0.13微米1P7M CMOS工艺制造,工作电源电压为1.2V,版图面积为265μm×214μm。仿真时考虑了工艺角的变化,电源电压在额定值1.2V基础上变化10%,温度从-40度变化到125度,在输入频率范围300MHz-500MHz,DLL锁定时间小于3μs,锁定误差小于10ps,时钟抖动小于10ps,占空比误差小于5%,即2.25度,总功耗小于3mW。

关键词：延时锁相环时钟产生器电荷泵压控延时单元

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基于DLL的时钟产生器设计

基于DLL的时钟产生器设计

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作者：曹令今吉林大学

学位级别：硕士

锁相环（PLL）和延时锁相环（DLL）是现代电子设备中最重要的组成部分之一，通常被用于时序电路和时钟产生电路中。延时锁相环与锁相环相比，具有更好的稳定性，更小的时钟抖动等特点。由于超大规模集成电路和高速信号处理对高性能片内... 详细信息

锁相环（PLL）和延时锁相环（DLL）是现代电子设备中最重要的组成部分之一，通常被用于时序电路和时钟产生电路中。延时锁相环与锁相环相比，具有更好的稳定性，更小的时钟抖动等特点。由于超大规模集成电路和高速信号处理对高性能片内时钟的需求越来越大，本文设计了一款用于时钟倍频的延时锁相环电路。本文首先介绍了PLL和DLL的基本原理和结构，对传统的DLL建模并做了交流小信号分析，总结了DLL在宽频工作范围内无法锁定或谐波锁定、抖动特性变差等问题产生的原因并提出了解决办法。然后，进行了电路级的设计，设计了一种带起始控制功能的鉴相器，它可以在DLL开始工作时将压控延时单元的延时值设为最小，避免了误锁定和谐波锁定的问题；在采用高性能电荷泵结构基础上引入了粗调电路，减小了DLL的锁定时间；采用差分输入输出的压控延时单元，优化了时钟抖动特性；设计了一种利用DLL多相位输出时钟的高速倍频电路，并在倍频电路后加入了占空比调节电路，用来调节高频时钟的占空比；最后对整体电路进行了corner仿真和Monte Carlo仿真来验证设计的合理性。本文的设计使用0.18μm CMOS（Complementary Metal Oxide Semiconductor）工艺，对在对整体电路进行仿真后，使用Cadence virtuoso Layout XL工具进行了版图的绘制，在绘制版图过程中首先进行了合理的模块化布局再进行各子模块的版图绘制。考虑到寄生因素的影响，对绘制的版图进行了寄生参数的提取，并进行了后仿真。基于DLL时钟产生器能产生参考时钟的倍频输出，采用X2,X4,X8CMOS0.18um1P4M工艺，电源电压为1.8V，整体版图面积为300X24um2，占空比误差小于2%，时钟抖动小于12ps@800MHz，功耗约为5mW。

关键词：延时锁相环起始控制时钟产生器

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1:6PCI时钟产生器/扇出缓冲器

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电子产品世界 2002年第07A期9卷 57-58页

作者：彭京湘

Motorola公司的MPC905是一款6输出时钟产生器件,是为PCI总线或处理器总线应用设计的,可提供高达12个所需的时钟.MPC905的6个输出的每一个可驱动两条终端50Ω传输线.此能力使其变为一个1：12扇出缓冲器.

关键词： PCI总线 MPC905 时钟产生器扇出缓冲器

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穆斯堡尔谱仪中的时钟产生器

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核电子学与探测技术 1981年第4期 19-22页

作者：张玉琴北京综合仪器厂

本文阐述了用于穆斯堡尔谱仪中的时钟产生器的特点和工作原理。对新研制生产的FH1085A型时钟产生器的主要技术性能作了介绍。

关键词：时钟产生器 FH 双稳态进位地址寄存器穆斯堡尔谱仪步进脉冲回答信号多道分析器分析仪器清零信号信号频率

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时钟产生器与移动通讯装置

时钟产生器与移动通讯装置

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作者：林育弘美国加利福尼亚州

时钟产生器与移动通讯装置。该时钟产生器包括:第一累加器，包含第一输入端、第二输入端、第一控制端、第一总和输出端以及第一溢位输出端，该第二输入端耦接该第一总和输出端；振荡信号产生电路，产生第一振荡信号，且根据该第一累加... 详细信息

标准号: CN102983843A

时钟产生器与移动通讯装置。该时钟产生器包括:第一累加器，包含第一输入端、第二输入端、第一控制端、第一总和输出端以及第一溢位输出端，该第二输入端耦接该第一总和输出端；振荡信号产生电路，产生第一振荡信号，且根据该第一累加器的该第一溢位输出端的第一溢位输出信号调整该第一振荡信号的频率；以及第二累加器，包含第三输入端、第四输入端、第二控制端以及第二总和输出端，该第四输入端耦接该第二总和输出端，第二累加器的第三输入端接收第一振荡信号的频率与参考振荡信号的频率的一频率比较结果，第二控制端耦接参考振荡信号使第二累加器根据参考振荡信号累加频率比较结果，且第二累加器的第二总和输出端提供一频率控制数值。

关键词：输入端累加器输出端振荡信号参考振荡信号时钟产生器频率比较移动通讯装置频率控制输出信号累加端耦电路

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时钟产生器与移动通讯装置

时钟产生器与移动通讯装置

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作者：林育弘英属西印度群岛开曼群岛

标准号: CN102983843B

关键词：输入端累加器输出端振荡信号参考振荡信号时钟产生器频率比较移动通讯装置频率控制输出信号累加端耦电路

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时钟产生器以及四级门控环状振荡器

时钟产生器以及四级门控环状振荡器

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作者：林嘉亮中国台湾新竹市

本公开涉及一种时钟产生器以及四级门控环状振荡器。时钟产生器包含第一至第四门控放大器及第一、第二交叉耦合闩锁器。第一至第四门控放大器用以分别在第四、第一、第二、第三漏极节点处接收第四、第一、第二、第三电压，并分别依据输... 详细信息

标准号: CN117614419A

本公开涉及一种时钟产生器以及四级门控环状振荡器。时钟产生器包含第一至第四门控放大器及第一、第二交叉耦合闩锁器。第一至第四门控放大器用以分别在第四、第一、第二、第三漏极节点处接收第四、第一、第二、第三电压，并分别依据输入时钟的第一、第二、第一、第二相位输出第一、第二、第三、第四电流至第一、第二、第三、第四漏极节点，输入时钟为两相时钟。第一、第二交叉耦合闩锁器分别用以使第四与第二漏极节点再生交叉耦合且第一与第三漏极节点再生交叉耦合。第一至第四门控放大器各自包含用以取样的相应取样开关、用以重置的相应重置开关及用以输出相应电流的相应共源放大器。

关键词：漏极节点门控放大器交叉耦合闩锁时钟产生器交叉耦合输入时钟共源放大器环状振荡器再生取样开关重置开关输出两相门控取样重置

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