检索结果-内蒙古大学图书馆

基于GPS时钟信号的发电机功角实时测量方法

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电力系统自动化 2002年第8期26卷 38-40,68页

作者：严登俊鞠平吴峰韩敬东河海大学电气工程学院江苏省南京市210098

介绍了一种利用转速表测量发电机转子位置和实时功角的方法 ,该方法在工程上易于实现 ,具有较高的测量精度。该方法采用 GPS提供的时钟信号作为测量中的时间基准 ,可以被用于基于GPS的全网相角测量中。

关键词： GPS 发电机功角实时测量时钟信号电力系统暂态稳定

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时钟信号竞争型边沿触发器

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杭州大学学报（自然科学版） 1990年第4期17卷 417-422页

作者：吴训威邓小卫杭州大学电子工程系

本文通过对触发器存贮函数的形式变换,导出各种钟控锁存器的结构设计;并根据对一次操作型(边沿操作型)触发器时钟的要求,设计与解释了二类时钟信号竞争型边沿触发器.

关键词：触发器存贮元件竞争型时钟信号

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时钟信号在传送网中漂移损伤研究

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中国有线电视 2003年第22期 17-21页

作者：解东宏尹树华李卫西安通信学院陕西西安710106

论述了漂移损伤的理论表示、指标规范 ,测试了时钟信号在PDH传输系统、SDH链路传输系统、SDH环路传输系统中的漂移损伤。从理论和实验结果证明PDH传输系统引入的漂移损伤比SDH传输系统小得多 ,能够作为时钟信号的传输链路。同时对SDH系... 详细信息

论述了漂移损伤的理论表示、指标规范 ,测试了时钟信号在PDH传输系统、SDH链路传输系统、SDH环路传输系统中的漂移损伤。从理论和实验结果证明PDH传输系统引入的漂移损伤比SDH传输系统小得多 ,能够作为时钟信号的传输链路。同时对SDH系统漂移损伤主要由指针调整引起的论述进行验证 ,发现指针正常情况下几乎不调整 ,因而由它引起的漂移损伤应很小。

关键词：时钟信号传送网漂移损伤 SDH MTIE TDEV 数字同步网

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高速采样ADC和时钟信号的研究

高速采样ADC和时钟信号的研究

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作者：何正淼中国科学技术大学

学位级别：博士

本文研究的就是高速采样ADC和时钟信号两方面的内容，同时在对采样性能和时钟抖动的研究基础上实现了对时钟抖动的测量电路设计。在论文的第一章介绍了ADC采样技术的应用、发展历史、工艺概况和发展趋势，然后结合时钟信号抖动(JITTER... 详细信息

本文研究的就是高速采样ADC和时钟信号两方面的内容，同时在对采样性能和时钟抖动的研究基础上实现了对时钟抖动的测量电路设计。在论文的第一章介绍了ADC采样技术的应用、发展历史、工艺概况和发展趋势，然后结合时钟信号抖动(JITTER)对通信系统的影响介绍了JITTER的定义、分类和分析，最后介绍了采样时钟JITTER和ADC性能的关系，引出了本文要研究的内容。第二章介绍了时钟信号的产生和特点，对原子钟、晶体振荡器到锁相环产生的时钟信号进行了分析和概括。第三章是对ADC采样原理和ADC性能分析的介绍，首先介绍了ADC转换的原理，包括采样的原理、采样中的噪声和采样电路的基本结构，量化原理、直接量化和信号预处理后的量化技术，然后介绍了高速ADC的结构分类和ADC的静态和动态性能参数。第四章是本文中重要的一部分，它是有关ADC采样和采样时钟抖动之间关系的分析和仿真，推导了采样时钟抖动和ADC输入信号之间的关系、时钟抖动和ADC信噪比SNR之间的关系以及时钟抖动和相干采样ADC输出码之间的关系，然后作了以下的几个仿真。第五章利用ADC采样测量时钟性能的电路实现和测量结果。在最后的附录里介绍了一些论文中用到的分析方法和基本概念以及电路实物图。

关键词：高速采样时钟信号时钟抖动 ADC采样原理

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调制及串扰下时钟信号的抖动特性研究与验证

调制及串扰下时钟信号的抖动特性研究与验证

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作者：仝宇尘电子科技大学

学位级别：硕士

时钟信号是通信与电子系统的重要组成,其稳定性可以用时域抖动和频域相位噪声等指标来表征。当时钟信号受到调制及串扰等干扰时,其稳定性会直接受到影响,因此时钟信号的性能评估成为电子与通信领域的一个重要研究内容。本文对调制及串... 详细信息

时钟信号是通信与电子系统的重要组成,其稳定性可以用时域抖动和频域相位噪声等指标来表征。当时钟信号受到调制及串扰等干扰时,其稳定性会直接受到影响,因此时钟信号的性能评估成为电子与通信领域的一个重要研究内容。本文对调制及串扰下时钟信号的抖动特性进行建模与理论分析,并设计相噪与抖动测试系统对这两种信号进行测试,以验证理论模型的正确性。主要工作内容如下:1、基于时频域能量转换理论,深入研究了调制噪声(PM/FM/AM)下时钟信号的抖动计算公式,并通过Matlab软件从理论上对该模型进行仿真验证其正确性。2、基于散射参数模型,通过阻抗匹配与插值、补零等方法得出了电路网络的传输模型,提出了串扰噪声下时钟信号的抖动测试方法。同时,用矢量网络分析仪测试特定电路的S参数,并将其导入Matlab软件中生成带有串扰噪声的时钟信号,最后通过计算该信号多周期上升沿过零点的时刻得出抖动峰峰值。3、基于“ADC+FPGA”构架设计实现了相噪与抖动测试系统,该系统包括信号调理模块,数据采集模块,数据处理模块以及算法模块。整体系统利用FPGA作为主控芯片,接收ADC采样得到的数字信号,并使用相位解调与谱估计算法对信号进行处理,最后将相噪谱与抖动计算结果显示出来。为了验证该系统的正确性,将安捷伦E5052B信号源分析仪与该系统进行对比测试,为测试验证调制及串扰下时钟信号的抖动评估模型奠定了基础。4、对调制及串扰下时钟信号的抖动评估模型进行测试验证。对于调制噪声,通过示波器与本文设计的测试系统进行对比测试验证模型的准确性。对于串扰噪声,利用示波器测试验证本文抖动测试方法的准确性。

关键词：时钟信号抖动测量相位噪声调制与串扰系统硬件设计

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时钟信号的产生(二) 002

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电子报

(接上期本版)MEMS时钟振荡器:近几年还有一种替代石英晶体振荡器的器件——MEMS(微机电)振荡器被广泛使用,它可以在扩展温度下工作,频率非常稳定,具有极高的可靠性、抗冲击和振动,体积也可以做的非常小,接近1平方毫米。由于其结构的不同... 详细信息

(接上期本版)MEMS时钟振荡器:近几年还有一种替代石英晶体振荡器的器件——MEMS(微机电)振荡器被广泛使用,它可以在扩展温度下工作,频率非常稳定,具有极高的可靠性、抗冲击和振动,体积也可以做的非常小,接近1平方毫米。由于其结构的不同MEMS时钟可以在出厂的时候通过编

关键词：时钟信号 PLL 可编程逻辑

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一种高速时钟信号数字调相器设计

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微电子学与计算机 2023年第4期40卷 125-130页

作者：吴雪莹管武邱昕中国科学院微电子研究所北京100029 北京邮电大学北京100871

时钟调相电路在高速串行数据传输(Serializer-Deserializer,Serdes)和时钟数据恢复等技术中得到广泛应用,如何实现结构简单、精度高的多相时钟,是提高Serdes性能的核心.本文提出了一种改进的粗精调结合的数模转换结构,提高了时钟信号的... 详细信息

时钟调相电路在高速串行数据传输(Serializer-Deserializer,Serdes)和时钟数据恢复等技术中得到广泛应用,如何实现结构简单、精度高的多相时钟,是提高Serdes性能的核心.本文提出了一种改进的粗精调结合的数模转换结构,提高了时钟信号的多相位插值的精度.该时钟电路是一种由数字信号控制的64相位的高速时钟信号调相电路,采用多组双尾电流源的双路差分恒流放大器和单尾电流源的双路差分恒流放大器,分别实现粗调和微调,完成基于电流的相位调节.本文提出的数字信号控制高速时钟信号调相电路,具有频率高、稳定性强、精度高、结构简单、易于实现等优点.基于以上方法,完成了基于SMIC 55 nm CMOS标准工艺的3.5 GHz、64相位输出的高速时钟调相电路,模块版图面积为0.039 mm2,具有较小的面积;电路理论分析表明,采用这种结构的相位插值器,DNL和INL出现的最大偏移度数都在1°左右,具有较高的精度.

关键词：时钟信号相位插值差分恒流放大高速

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钟控锁存器及时钟信号竞争型边沿触发器

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电子与仪表技术 1990年第1期 19-24页

作者：吴训威邓小卫

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高速时钟信号的RC匹配电路设计与分析

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信息通信 2018年第2期31卷 45-47页

作者：韩嫚莉刘婷婷中国航空工业西安航空计算技术研究所陕西西安710065

时钟信号是数字电路能够正常工作的基础,决定着数据能否正常判决。但是随着集成电路工艺的发展,时钟信号的边沿变化速率都变得非常快,快速的边沿速率会导致严重的信号完整性和电磁兼容性问题,为了确保时钟信号的完整性,时钟信号需要进... 详细信息

时钟信号是数字电路能够正常工作的基础,决定着数据能否正常判决。但是随着集成电路工艺的发展,时钟信号的边沿变化速率都变得非常快,快速的边沿速率会导致严重的信号完整性和电磁兼容性问题,为了确保时钟信号的完整性,时钟信号需要进行匹配设计。信号完整性分析中常用的几种匹配方法是否都适合于时钟信号,各种匹配方法的取值如何确定就成为了设计难点。为了能够获取高质量的时钟信号,文章结合仿真分析的方法,设计出典型时钟电路RC匹配电路,指导实际应用。

关键词：时钟信号匹配电路信号完整性

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80C31单片机时钟信号的产生电路逻辑分析

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微处理机 1995年第2期16卷 21-25页

作者：姜庆祥杨嘉祥王宏姚立真电子工业部东北微电子研究所沈阳110032 西安电子科技大学西安710071

本文简单描述了单片机这一概念。对80C31单片机相位、状态及周期等时钟信号的产生进行了较详细的逻辑分析。最后，简介了指令时序。

关键词：微处理机时钟信号电路逻辑分析

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